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参数资料
| 型号： | ST72T85A5Q6 |
| 厂商： | 意法半导体 |
| 英文描述： | 8-BIT MCU FOR RDS WITH 48K ROM, 3K RAM, ADC, TWO TIMERS, TWO SPIs, I2C AND SCI INTERFACES |
| 中文描述： | 8位微控制器48,000铁路发展策略光盘，3K内存，ADC，两个定时器，2个SPI，I2C和脊髓损伤接口 |
| 文件页数： | 90/117页 |
| 文件大小： | 748K |
| 代理商： | ST72T85A5Q6 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页当前第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页
90/117
ST7285C
CONTROL TIMING
(Cont’d)
SERIAL PERIPHERAL INTERFACE
Symbol
Ref.
Characteristics
f
OSC
= 8.0MHz
Min.
Unit
Max.
Operating Frequency =f
OSC/2
= f
OP
Master
Slave
Cycle Time
Master
Slave
Enable Lead Time
Master
Slave
Enable Lag time
Master
Slave
Clock (SCK)High Time
Master
Slave
Clock (SCK) Low Time
Master
Slave
Data Set-up Time
Master
Slave
Data Hold Time (Inputs)
Master
Slave
Access Time (Time to Data Active from High Impedance State)
Slave
Disable Time (Hold Time to High Impedance State)
Slave
Data Valid
Master (Before Capture Edge)
Slave (After Enable Edge)
(2)
Data Hold Time (Outputs)
Master (Before Capture Edge)
Slave (After Enable Edge)
Rise Time (20% V
DD
to 70% V
DD
, C
L
= 200pF)
SPI Outputs (SCK, MOSI, MISO)
SPI Inputs (SCK, MOSI, MISO, SS)
Fall Time (70% V
DD
to 20% V
DD
, C
L
SPI Outputs (SCK, MOSI, MISO)
SPI Inputs (SCK, MOSI, MISO, SS)
f
OP
(m)
f
OP
(s)
dc
dc
0.5
4.0
f
OP
MHz
1
t
CYC(m)
t
CYC(s)
2.0
240
t
CYC
ns
ns
2
t
lead(m)
t
lead(s)
(1)
120
3
ns
(1)
120
4
t
W(SCKH)
t
W(SCKH)
100
90
ns
ns
5
t
W(SCKL)
t
W(SCKL)
100
90
ns
ns
6
t
SU(m)
t
SU(s)
100
100
ns
ns
7
t
H(m)
t
H(s)
t
A
100
100
ns
ns
ns
8
0
120
t
DIS
9
ns
240
10
t
V(m)
t
V(s)
0.25
t
CYC(m)
ns
120
11
t
HO(m)
t
HO(s)
0.25
0
t
CYC(m)
ns
12
t
RM
t
RS
100
2.0
ns
μ
s
13
t
FM
t
FS
100
2.0
ns
μ
s
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