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参数资料
| 型号： | TC58NS256DC |
| 厂商： | Toshiba Corporation |
| 英文描述： | TENTATIVE TOSHIBA MOS DIGITAL INTEGRATED CIRCUIT SILICON GATE CMOS 256-MBIT (32M ?8 BITS) CMOS NAND E2PROM (32M BYTE SmartMediaTM) |
| 中文描述： | 马鞍山暂定东芝数字集成电路硅栅CMOS 256兆位（32M的？8位）的CMOS NAND型E2PROM的（32兆字节SmartMediaTM） |
| 文件页数： | 5/33页 |
| 文件大小： | 709K |
| 代理商： | TC58NS256DC |
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TC58NS256DC
2000-08-27 5/33
Notes:
(1)
CE High to Ready time depends on the pull-up resistor tied to the
(Refer to Application Note (7) toward the end of this document.)
BY
/
RY
pin.
(2)
Sequential Read is terminated when t
CEH
is greater than or equal to 100 ns.
If the RE to CE delay is less than 30 ns,
BY
/
RY
signal stays Ready.
PROGRAMMING AND ERASING CHARACTERISTICS
(Ta
=
0
°
~55
°
C, V
CC
=
3.3 V
±
0.3 V)
SYMBOL
PARAMETER
MIN
TYP.
MAX
UNIT
NOTES
t
PROG
Programming Time
200
1000
μ
s
N
Number of Programming Cycles on Same
Page
10
(1)
t
BERASE
Block Erasing Time
3
4
ms
P/E
Number of Program/Erase Cycles
2.5 x 10
5
(2)
(1) Refer to Application Note 12 toward the end of this document.
(2) Refer to Application Note 15 toward the end of this document.
: 0~30 ns
→
Busy signal is not output.
A
CE
RE
t
CEH
≥
100 ns
*
525
Busy
BY
/
RY
*
: V
IH
or V
IL
A
526
527
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