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参数资料
| 型号： | TMX320C6474ZUN |
| 厂商： | TEXAS INSTRUMENTS INC |
| 元件分类： | 消费家电 |
| 英文描述： | SPECIALTY CONSUMER CIRCUIT, PBGA561 |
| 封装： | 23 X 23 MM, ROHS COMPLIANT, PLASTIC, FCBGA-561 |
| 文件页数： | 127/204页 |
| 文件大小： | 2220K |
| 代理商： | TMX320C6474ZUN |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页当前第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页第194页第195页第196页第197页第198页第199页第200页第201页第202页第203页第204页
TMS320C6474
Multicore Digital Signal Processor
www.ti.com
SPRS552 – OCTOBER 2008
Table 2-5. Terminal Functions (continued)
SIGNAL
TYPE(1)
IPD/IPU(2)
SIGNAL DESCRIPTION
NAME
NO.
DDRRCVENIN0
AB25
I
DDRRCVENOUT0
AB24
O/Z
DDR2 EMIF Data Strobe Gate Input/Outputs to help meet DDR Timing
DDRRCVENIN1
E24
I
DDRRCVENOUT1
E25
O/Z
DDR2 EMIF On-Die Termination Outputs used to set termination on the
SDRAMs
The DDR2 ODT control register is found at 0x7000 00F0
DDRODT
K24
O/Z
Bits 1:0 are the ODT status, these bits are Read/Write:
00 - no termination
01- half termination
11 - full termination
DDRSLRATE
AE23
I
DDR2 Slew rate control
VREFSSTL
T26
A
Reference Voltage Input for SSTL18 buffers used by DDR2 EMIF (VDDS18/2)
JTAG EMULATION
TCK
W4
I
IPU
JTAG Clock Input
TDI
V4
I
IPU
JTAG Data Input
TDO
W3
O/Z
JTAG Data Output
TMS
W1
I
IPU
JTAG Test Mode Input
TRST
W2
I
IPD
JTAG Reset
EMU00
R4
I/O/Z
IPU
EMU01
R2
I/O/Z
IPU
EMU02
N3
I/O/Z
IPU
EMU03
N1
I/O/Z
IPU
EMU04
M2
I/O/Z
IPU
EMU05
M1
I/O/Z
IPU
EMU06
N4
I/O/Z
IPU
EMU07
R3
I/O/Z
IPU
EMU08
M4
I/O/Z
IPU
EMU09
N2
I/O/Z
IPU
Emulation and Trace Port
EMU10
R1
I/O/Z
IPU
EMU11
T2
I/O/Z
IPU
EMU12
L3
I/O/Z
IPU
EMU13
P4
I/O/Z
IPU
EMU14
K2
I/O/Z
IPU
EMU15
T1
I/O/Z
IPU
EMU16
P3
I/O/Z
IPU
EMU17
L4
I/O/Z
IPU
EMU18
M3
I/O/Z
IPU
FRAME SYNCHRONIZATION (FSYNC)
FSYNCCLKN
AD8
I
Frame Sync Interface Clock used to drive the frame synchronization interface
(OBSAI RP1 clock)
FSYNCCLKP
AD7
I
SMFRAMECLK
AD4
O/Z
IPD
Frame Sync Clock Output
FRAMEBURSTN
AD10
I
Frame Burst to drive frame indicators to the frame synchronization module
(OBSAI RP1)
FRAMEBURSTP
AD9
I
ALTFSYNCCLK
AF6
I
IPD
Alternate Frame Sync Clock Input (vs FSYNCCLK(N|P)
ALTFSYNCPULSE
AE6
I
IPD
Alternate Frame Sync Input (vs FRAMEBURST (N|P)
TRT
AD3
I
IPD
Multi-standard Frame Synchronization Tick
TRTCLK
AC4
I
IPD
Multi-standard Frame Synchronization Clock
Device Overview
29
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PDF描述 |
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