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参数资料
| 型号： | TMX320C6474ZUN |
| 厂商： | TEXAS INSTRUMENTS INC |
| 元件分类： | 消费家电 |
| 英文描述： | SPECIALTY CONSUMER CIRCUIT, PBGA561 |
| 封装： | 23 X 23 MM, ROHS COMPLIANT, PLASTIC, FCBGA-561 |
| 文件页数： | 145/204页 |
| 文件大小： | 2220K |
| 代理商： | TMX320C6474ZUN |
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3
Device Configuration
3.1 Device Configuration at Device Reset
3.2 Peripheral Selection After Device Reset
TMS320C6474
Multicore Digital Signal Processor
www.ti.com
SPRS552 – OCTOBER 2008
On the C6474 device, certain device configurations (like boot mode, pin multiplexing, and endianness) are
selected at device reset. The status of the peripherals (enabled/disabled) is determined after device reset.
By default, the peripherals on the device are disabled and must be enabled by software before being
used.
Table 3-1 describes the C6474 device configuration pins. The logic level is latched at reset to determine
the device configuration. The logic level on the device configuration pins can be set by using external
pullup/pulldown resistors or by using some control device to intelligently drive these pins. When using a
control device, take care to avoid contention on the lines when the device is out of reset. The device
configuration pins are sampled during power-on reset and are driven after the reset is removed. To avoid
contention, the control device must stop driving the device configuration pins of the DSP.
NOTE
If a configuration pin must be routed out from the device, the internal pullup/pulldown
(IPU/IPD) resistor should not be relied upon; TI recommends the use of an external
pullup/pulldown resistor.
Table 3-1. Device Configuration Pins
CONFIGURATION
DEFAULT IPU/IPD
FUNCTIONAL DESCRIPTION
PIN
BOOTMODE[3:0]
0000b
Boot Mode Selection
LENDIAN
1b
Device Endian Mode
0
Big Endian
1
Little Endian
DEVNUM[3:0]
0000b
Device number
L2_CONFIG
0b
L2 Configuration
0
C64x+ Megamodule Core
0 = 1536KB, C64x+ Megamodule Core
1 = 1024KB, C64x+ Megamodule Core
2 = 512KB
1
C64x+ Megamodule Core
0 = 1024KB, C64x+ Megamodule Core
1 = 1024KB, C64x+ Megamodule Core
2 = 1024KB
CORECLKSEL
0b
Core Clock Select
0
SYSCLK is shared between the Antenna Interface and the input to PLLCTL1.
1
ALTCORECLK is used as the input to PLLCTL1 and SYSCLK is used only for the
Antenna Interface.
Several of the peripherals on the C6474 device are controlled by the Power Sleep Controller (PSC). By
default the AIF, SRIO, TCP, and VCP are held in reset and clock-gated. The memories in these modules
are also in a low-leakage sleep mode. Software will be required to turn these memories on then enable
the modules (turn on clocks and de-assert reset) before these modules can be used.
If one of the above modules is used in the selected boot mode, the ROM code will automatically enable
the used module.
All other modules come up enabled by default and there is no special software sequence to enable.
For more detailed information on the PSC usage, see the TMS320C6474 DSP Power/Sleep Controller
(PSC) User's Guide (literature number SPRUG10).
Device Configuration
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