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参数资料
型号： TMX320C6474ZUN
厂商： TEXAS INSTRUMENTS INC
元件分类： 消费家电
英文描述： SPECIALTY CONSUMER CIRCUIT, PBGA561
封装： 23 X 23 MM, ROHS COMPLIANT, PLASTIC, FCBGA-561
文件页数： 181/204页
文件大小： 2220K
代理商： TMX320C6474ZUN
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页当前第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页第194页第195页第196页第197页第198页第199页第200页第201页第202页第203页第204页
7.4.1
EDMA3 Channel Synchronization Events
TMS320C6474
Multicore Digital Signal Processor
SPRS552 – OCTOBER 2008
www.ti.com
The EDMA3 supports up to 64 DMA channels that can be used to service system peripherals and to move
data between system memories. DMA channels can be triggered by synchronization events generated by
system peripherals. Table 7-2 lists the source of the synchronization event associated with each of the
DMA channels. The association of each synchronization event and DMA channel is fixed and cannot be
reprogrammed. Additional events are available to the EDMA3 via an external interrupt controller. For more
details on Chip Interrupt Controller 3 (CIC3), see Section 7.5.2.
Table 7-2. EDMA3 Channel Synchronization Events(1)
EVENT CHANNEL
EVENT
EVENT DESCRIPTION
0
TINT0L
Timer Interrupt Low
1
TINT0H
Timer Interrupt High
2
TINT1L
Timer Interrupt Low
3
TINT1H
Timer Interrupt High
4
TINT2L
Timer Interrupt Low
5
TINT2H
Timer Interrupt High
6
CIC3_EVT0
CIC_EVT_o [0] from Chip Interrupt Controller
7
CIC3_EVT1
CIC_EVT_o [1] from Chip Interrupt Controller
8
CIC3_EVT2
CIC_EVT_o [2] from Chip Interrupt Controller
9
CIC3_EVT3
CIC_EVT_o [3] from Chip Interrupt Controller
10
CIC3_EVT4
CIC_EVT_o [4] from Chip Interrupt Controller
11
CIC3_EVT5
CIC_EVT_o [5] from Chip Interrupt Controller
12
XEVT0
McBSP 0 Transmit Event
13
REVT0
McBSP 0 Receive Event
14
XEVT1
McBSP 1 Transmit Event
15
REVT1
McBSP 1Receive Event
16
FSEVT4
Frame Synchronization Event 4
17
FSEVT5
Frame Synchronization Event 5
18
FSEVT6
Frame Synchronization Event 6
19
FSEVT7
Frame Synchronization Event 7
20
FSEVT8
Frame Synchronization Event 8
21
FSEVT9
Frame Synchronization Event 9
22
FSEVT10
Frame Synchronization Event 10
23
FSEVT11
Frame Synchronization Event 11
24
FSEVT12
Frame Synchronization Event 12
25
FSEVT13
Frame Synchronization Event 13
26
CIC3_EVT6
CIC_EVT_o [6] from Chip Interrupt Controller
27
CIC3_EVT7
CIC_EVT_o [7] from Chip Interrupt Controller
28
VCPREVT
VCP Receive Event
29
VCPXEVT
VCP Transmit Event
30
TCPREVT
TCP Receive Event
31
TCPXEVT
TCP Transmit Event
32
SEMINT0
Semaphore Interrupt 0
33
SEMINT1
Semaphore Interrupt 1
34
SEMINT2
Semaphore Interrupt 2
35
-
Reserved
36
AIF_EVT0
AIF CPU Interrupt 0
37
AIF_EVT1
AIF CPU Interrupt 1
(1)
In addition to the events shown in this table, each of the 64 channels can also be synchronized with the manual event set or transfer
completion events.
Peripheral Information and Electrical Specifications
78
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