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参数资料
| 型号： | TMX320C6474ZUN |
| 厂商： | TEXAS INSTRUMENTS INC |
| 元件分类： | 消费家电 |
| 英文描述： | SPECIALTY CONSUMER CIRCUIT, PBGA561 |
| 封装： | 23 X 23 MM, ROHS COMPLIANT, PLASTIC, FCBGA-561 |
| 文件页数： | 172/204页 |
| 文件大小： | 2220K |
| 代理商： | TMX320C6474ZUN |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页当前第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页第194页第195页第196页第197页第198页第199页第200页第201页第202页第203页第204页
2
Device Overview
2.1 Device Characteristics
TMS320C6474
Multicore Digital Signal Processor
www.ti.com
SPRS552 – OCTOBER 2008
Table 2-1 provides an overview of the C6474 DSP. The tables show significant features of the C6474
device, including the capacity of on-chip RAM, the peripherals, the CPU frequency, and the package type
with pin count.
Table 2-1. Characteristics of the C6474 Processor
HARDWARE FEATURES
C6474
Peripherals
DDR2 Memory Controller (32-bit bus width) [1.8 V I/O]
1
Not all peripherals pins
(clock memory = DDRREFCLK(N|P)
are available at the same
EDMA3 (64 independent channels [CPU/3 clock rate]
1
time.
High-speed 1x Serial RapidIO Port (2 lanes)
1
(For more detail, see
Section 3, Device
I2C
1
Configuration)
McBSPs
2
(internal or external clock source up to 100 Mbps)
1000 Ethernet MAC (EMAC)
1
Management Data Input/Output (MDIO)
1
Antenna Interface (AIF)
1
Frame Synchronization (FSYNC)
1
64-bit Timers (Configurable)
6 64-bit or 12 32-bit
(internal clock source CPU/6 clock frequency)
SYSCLKOUT
1
General Purpose Input/Output Port (GPIO)
16
Decoder Coprocessors
VCP2 (clock source = CPU/3 clock frequency)
1
TCP2 (clock source = CPU/3 clock frequency)
1
On-Chip Memory
Size (Bytes)
3200 KB
Organization
32KB L1P Program Cache (SRAM/Cache)
32KB L1D Data Cache (SRAM/Cache)
32KB Data Memory Controller
3072KB Total L2 Unified Memory SRAM/Cache
64KB L3 ROM
CPU Megamodule
Revision ID Register
0x0
Revision ID
(MM_REVID. [15:0]) 0x0181 2000)
JTAG Device_ID
JTAG Register (address location: 0x0288 0814)
Rev. 1.0 JTAG ID = 0x0009 202Fh (VARIANT =
0000b)
Rev. 1.1 JTAG ID = 0x1009 202Fh (VARIANT =
0001b)
Frequency
MHz
1000 (1.0 GHz)
Cycle Time
ns
1-ns [1.0 GHz CPU]
Voltage
Core (V)
0.9 V to 1.1 V
I/O (V)
1.8 V, 1.1 V
PLL1 and PLL1 Controller
CLKIN1 Frequency Multiplier
Bypass (x1), (x4 to x32)
Options
PLL2
DDR Clock
X10
BGA Package
23 X 23 mm
561-Pin Flip-Chip with BGA CUN/GUN/ZUN
Process Technology
m
0.065
m
Device Overview
7
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