ZL50408GDG2 PDF资料下载(122/144 页)DATACOM, LAN SWITCHING CIRCUIT, PBGA208

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参数资料

型号：	ZL50408GDG2
厂商：	CONEXANT SYSTEMS
元件分类：	网络接口
英文描述：	DATACOM, LAN SWITCHING CIRCUIT, PBGA208
封装：	17 X 17 MM, 1.40 MM HEIGHT, LEAD FREE, MO-192, LBGA-208
文件页数：	122/144页
文件大小：	1779K
代理商：	ZL50408GDG2

第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页当前第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页

ZL50408

Data Sheet

Zarlink Semiconductor Inc.

Port 8: (CPU Port)

Bit [5]:

Frame loopback.

0: Disable frame from sending back to its source port. (Default)

1: Allow frame to send back to its source port

In a regular ethernet switch, a packet should never be receive and forwarded to

the same port. Setting the bit allows it to happen.

This is not the same as an ingress MAC loopback. The destination MAC address

has to be stored (learned) in the MCT and associated with the originating source

port. The frame loopback will only work for unicast packets.

Bit [6]:

Link Heart Beat Receive

0: Disable (Default). Also clears all MAC LHB status.

1: Enable

Bit [7]:

Soft reset.

0: Normal operation (Default)

1: Reset. Not self clearing.

Bits [1:0]:

Reserved

Bit [2]:

Enable special write to 2 registers in a single write operation.

0: Disable (Default)

1: Enable

Should be enabled only in serial mode and disabled in 8/16-bit mode.

Bits [4:3]:

Enable insertion of 2-byte CPU information in CPU frame packet in Serial + MII

mode

00: No information is inserted

01: Insert 2-byte of CPU information

10: Reserved

11: Insert 6-byte of padding + 2-byte of CPU information (Default)

In port-based VLAN mode, the CPU MII interface must be in “No information is

inserted” mode (ECR4P8[4:3]='00'). In tagged-based VLAN mode, the CPU MII

interface supports all three modes (0,2,8 bytes insertion).