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参数资料
| 型号： | ADSP-21363KSWZ-1AA |
| 厂商： | Analog Devices Inc |
| 文件页数： | 35/60页 |
| 文件大小： | 0K |
| 描述： | IC DSP 32BIT 333MHZ EPAD 144LQFP |
| 产品培训模块： | SHARC Processor Overview |
| 标准包装： | 1 |
| 系列： | SHARC® |
| 类型： | 浮点 |
| 接口： | DAI，SPI |
| 时钟速率： | 333MHz |
| 非易失内存： | ROM（512 kB） |
| 芯片上RAM： | 384kB |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 1.20V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 144-LQFP 裸露焊盘 |
| 供应商设备封装： | 144-LQFP（20x20） |
| 包装： | 托盘 |
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ADSP-21362/ADSP-21363/ADSP-21364/ADSP-21365/ADSP-21366
Pulse-Width Modulation Generators
Table 30. PWM Timing 1
Parameter
Min
Max
Unit
Switching Characteristics
t PWMW
t PWMP
PWM Output Pulse Width
PWM Output Period
t PCLK – 2
2 × t PCLK – 1.5
(2 16 – 2) × t PCLK
(2 16 – 1) × t PCLK
ns
ns
1
Note that the PWM output signals are shared on the parallel port bus (AD15-0 pins).
t PWMW
PWM
OUTPUTS
t PWMP
Figure 26. PWM Timing
Sample Rate Converter—Serial Input Port
The SRC input signals are routed from the DAI_P20–1 pins
using the SRU. Therefore, the timing specifications provided in
available on the ADSP-21363 models.
Table 31. SRC, Serial Input Port
Parameter
Timing Requirements
Min
Unit
t SRCSFS 1
t SRCHFS 1
t SRCSD 1
Frame Sync Setup Before Serial Clock Rising Edge
Frame Sync Hold After Serial Clock Rising Edge
SDATA Setup Before Serial Clock Rising Edge
3
3
3
ns
ns
ns
t SRCHD
1
SDATA Hold After Serial Clock Rising Edge
3
ns
t SRCCLKW
t SRCCLK
Clock Width
Clock Period
36
80
ns
ns
1
The data, serial clock, and frame sync signals can come from any of the DAI pins. The serial clock and frame sync signals can also come via the PCGs or SPORTs. The PCG’s
input can be either CLKIN or any of the DAI pins.
Rev. J |
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July 2013
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PDF描述 |
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参数描述 |
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