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参数资料
| 型号： | ADSP-BF561SKBCZ-6V |
| 厂商： | Analog Devices Inc |
| 文件页数： | 27/64页 |
| 文件大小： | 0K |
| 描述： | IC DSP 32BIT 600MHZ 256CSPBGA |
| 产品培训模块： | Blackfin® Processor Core Architecture Overview Blackfin® Device Drivers Blackfin® Optimizations for Performance and Power Consumption Blackfin® System Services |
| 标准包装： | 1 |
| 系列： | Blackfin® |
| 类型： | 定点 |
| 接口： | SPI，SSP，UART |
| 时钟速率： | 600MHz |
| 非易失内存： | 外部 |
| 芯片上RAM： | 328kB |
| 电压 - 输入/输出： | 2.50V，3.30V |
| 电压 - 核心： | 1.35V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 256-LFBGA，CSPBGA |
| 供应商设备封装： | 256-CSPBGA（12x12） |
| 包装： | 托盘 |
| 配用： | ADZS-BFAUDIO-EZEXT-ND - BOARD EVAL AUDIO BLACKFIN ADZS-BF561-EZLITE-ND - BOARD EVAL ADSP-BF561 ADZS-BF561-MMSKIT-ND - KIT STARTER MULTIMEDIA BF561 ADZS-BFAV-EZEXT-ND - BOARD DAUGHT ADSP-BF533,37,61KIT |
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ADSP-BF561
External Port Bus Request and Grant Cycle Timing
bus grant operations.
Table 21. External Port Bus Request and Grant Cycle Timing
Parameter 1, 2
Min
Max
Unit
Timing Requirements
t BS
t BH
BR Asserted to CLKOUT High Setup
CLKOUT High to BR Deasserted Hold Time
4.6
0.0
ns
ns
Switching Characteristics
t SD
t SE
t DBG
t EBG
t DBH
t EBH
CLKOUT Low to AMSx, Address and ARE/AWE Disable
CLKOUT Low to AMSx, Address and ARE/AWE Enable
CLKOUT High to BG Asserted Setup
CLKOUT High to BG Deasserted Hold Time
CLKOUT High to BGH Asserted Setup
CLKOUT High to BGH Deasserted Hold Time
4.5
4.5
3.6
3.6
3.6
3.6
ns
ns
ns
ns
ns
ns
1
2
These are preliminary timing parameters that are based on worst-case operating conditions.
The pad loads for these timing parameters are 20 pF.
CLKOUT
BR
t BS
t BH
AMSx
ADDR19-1
ABE1-0
AWE
ARE
BG
BGH
t SD
t SD
t SD
t DBG
t DBH
Figure 13. External Port Bus Request and Grant Cycle Timing
t EBG
t EBH
t SE
t SE
t SE
Rev. E |
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September 2009
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