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参数资料
| 型号： | ADSP-BF561SKBCZ-6V |
| 厂商： | Analog Devices Inc |
| 文件页数： | 39/64页 |
| 文件大小： | 0K |
| 描述： | IC DSP 32BIT 600MHZ 256CSPBGA |
| 产品培训模块： | Blackfin® Processor Core Architecture Overview Blackfin® Device Drivers Blackfin® Optimizations for Performance and Power Consumption Blackfin® System Services |
| 标准包装： | 1 |
| 系列： | Blackfin® |
| 类型： | 定点 |
| 接口： | SPI，SSP，UART |
| 时钟速率： | 600MHz |
| 非易失内存： | 外部 |
| 芯片上RAM： | 328kB |
| 电压 - 输入/输出： | 2.50V，3.30V |
| 电压 - 核心： | 1.35V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 256-LFBGA，CSPBGA |
| 供应商设备封装： | 256-CSPBGA（12x12） |
| 包装： | 托盘 |
| 配用： | ADZS-BFAUDIO-EZEXT-ND - BOARD EVAL AUDIO BLACKFIN ADZS-BF561-EZLITE-ND - BOARD EVAL ADSP-BF561 ADZS-BF561-MMSKIT-ND - KIT STARTER MULTIMEDIA BF561 ADZS-BFAV-EZEXT-ND - BOARD DAUGHT ADSP-BF533,37,61KIT |
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ADSP-BF561
Timer Cycle Timing
input signal is asynchronous in width capture mode and exter-
nal clock mode and has an absolute maximum input frequency
of f SCLK /2 MHz.
Table 30. Timer Cycle Timing
Parameter
Min
Max
Unit
Timing Characteristics
t WL
t WH
Timer Pulse Width Input Low 1 (Measured in SCLK Cycles)
Timer Pulse Width Input High 1 (Measured in SCLK Cycles)
1
1
SCLK
SCLK
Switching Characteristic
t HTO
Timer Pulse Width Output 2 (Measured in SCLK Cycles)
1
(2 32 –1)
SCLK
1
2
The minimum pulse widths apply for TMRx input pins in width capture and external clock modes. They also apply to the PF1 or PPIxCLK input pins in PWM output mode.
The minimum time for t HTO is one cycle, and the maximum time for t HTO equals (2 32 –1) cycles.
CLKOUT
t HTO
TMRx
(PWM OUTPUT MODE)
TMRx
(WIDTH CAPTURE AND
t WL
t WH
EXTERNAL CLOCK MODES)
Figure 27. Timer PWM_OUT Cycle Timing
Rev. E |
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September 2009
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PDF描述 |
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参数描述 |
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| ADSP-BF561SKBZ500 | 制造商:Analog Devices 功能描述:Digital Signal Processor IC |
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