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参数资料
| 型号： | AGL10002-FFGG256 |
| 元件分类： | FPGA |
| 英文描述： | FPGA, 1000000 GATES, 200 MHz, PBGA144 |
| 封装： | 13 X 13 MM, 1 MM PITCH, ROHS COMPLIANT, FBGA-144 |
| 文件页数： | 101/204页 |
| 文件大小： | 2800K |
| 代理商： | AGL10002-FFGG256 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页当前第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页第194页第195页第196页第197页第198页第199页第200页第201页第202页第203页第204页
IGLOO Low-Power Flash FPGAs with Flash*Freeze Technology
A d v an c ed v0 . 1
2-5
Array Coordinates
During many place-and-route operations in the Actel
Designer software tool, it is possible to set constraints
that require array coordinates. Table 2-1 provides array
coordinates of core cells and memory blocks. The array
coordinates are measured from the lower left (0, 0). They
can be used in region constraints for specific logic
groups/blocks, designated by a wildcard, and can contain
core cells, memories, and I/Os.
I/O and cell coordinates are used for placement
constraints. Two coordinate systems are needed because
there is not a one-to-one correspondence between I/O
cells and core cells. In addition, the I/O coordinate system
changes depending on the die/package combination. It is
not listed in Table 2-1. The Designer ChipPlanner tool
provides the array coordinates of all I/O locations. I/O
and cell coordinates are used for placement constraints.
However, I/O placement is easier by package pin
assignment.
Figure 2-5 illustrates the array coordinates of an device.
For more information on how to use array coordinates
for region/placement constraints, see the Designer User's
Guide or online help (available in the software) for
IGLOO software tools.
Table 2-1 IGLOO Array Coordinates
Device
VersaTiles
Memory Rows
All
Min.
Max.
Bottom
Top
Min.
Max.
x
y
x
y
(x, y)
AGL030
–
–––
––
AGL060
3
2
66
25
None
(3, 26)
(0, 0)
(69, 29)
AGL125
3
2
130
25
None
(3, 26)
(0, 0)
(133, 29)
AGL250
3
2
130
49
None
(3, 50)
(0, 0)
(133, 53)
AGL600
3
4
194
75
(3, 2)
(3, 76)
(0, 0)
(197, 79)
AGL1000
3
4
258
99
(3, 2)
(3, 100)
(0, 0)
(261, 103)
Note: The vertical I/O tile coordinates are not shown. West side coordinates are {(0, 2) to (2, 2)} to {(0, 77) to (2, 77)}; east side coordinates
are {(195, 2) to (197, 2)} to {(195, 77) to (197, 77)}.
Figure 2-5 Array Coordinates for AGL600
Top Row (5, 1) to (168, 1)
Bottom Row (7, 0) to (165, 0)
Top Row (169, 1) to (192, 1)
I/O Tile
Memory
Blocks
Memory
Blocks
Memory
Blocks
UJTAG FlashROM
Top Row (7, 79) to (189, 79)
Bottom Row (5, 78) to (192, 78)
I/O Tile
(3, 77)
(3, 76)
Memory
Blocks
(3, 3)
(3, 2)
VersaTile (Core)
(3, 75)
VersaTile (Core)
(3, 4)
(0, 0)
(197, 0)
(194, 2)
(194, 3)
(194, 4)
VersaTile (Core)
(194, 75)
VersaTile (Core)
(197, 79)
(194, 77)
(194, 76)
(0, 79)
(197, 1)
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