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参数资料
| 型号： | AGL10002-FFGG256 |
| 元件分类： | FPGA |
| 英文描述： | FPGA, 1000000 GATES, 200 MHz, PBGA144 |
| 封装： | 13 X 13 MM, 1 MM PITCH, ROHS COMPLIANT, FBGA-144 |
| 文件页数： | 148/204页 |
| 文件大小： | 2800K |
| 代理商： | AGL10002-FFGG256 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页当前第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页第194页第195页第196页第197页第198页第199页第200页第201页第202页第203页第204页
IGLOO Low-Power Flash FPGAs with Flash*Freeze Technology
2- 34
Advanced v0.1
I/O Registers
Each I/O module contains several input, output, and enable registers. Refer to Figure 2-24 for a simplified
representation of the I/O block.
The number of input registers is selected by a set of switches (not shown in Figure 2-24) between registers to
implement single-ended or differential data transmission to and from the FPGA core. The Designer software sets these
switches for the user.
A common CLR/PRE signal is employed by all I/O registers when I/O register combining is used. Input Register 2 does
not have a CLR/PRE pin, as this register is used for DDR implementation.
Note: IGLOO I/Os have registers to support DDR functionality (see the "Double Data Rate (DDR) Support" section on page 2-35 for more
information).
Figure 2-24 I/O Block Logical Representation
Input
Register
E = Enable Pin
A
Y
PAD
1
2
3
4
5
6
OCE
ICE
Input
Register
Input
Register
CLR/PRE
Pull-Up/Down
Resistor Control
Signal Drive Strength
and Slew-Rate Control
Output
Register
Output
Register
To FPGA Core
From FPGA Core
Output
Enable
Register
OCE
I/O / CLR or I/O / PRE / OCE
I/O / Q0
I/O / Q1
I/O / ICLK
I/O / D0
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I/O / OCLK
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