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参数资料
| 型号： | AGL10002-FFGG256 |
| 元件分类： | FPGA |
| 英文描述： | FPGA, 1000000 GATES, 200 MHz, PBGA144 |
| 封装： | 13 X 13 MM, 1 MM PITCH, ROHS COMPLIANT, FBGA-144 |
| 文件页数： | 127/204页 |
| 文件大小： | 2800K |
| 代理商： | AGL10002-FFGG256 |
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IGLOO Low-Power Flash FPGAs with Flash*Freeze Technology
A d v an c ed v0 . 1
2-15
Notes:
1. Visit the Actel website for future application notes concerning dynamic PLL reconfiguration. The PLL is only supported on the west
center CCC. The AGL030 has no PLL support. Refer to the "PLL Macro" section on page 2-16 for signal descriptions.
2. Refer to the Fusion, IGLOO/e and ProASIC3/E Macro Library Guide for more information.
3. Many standard-specific INBUF macros (for example, INBUF_LVDS) support the wide variety of single-ended and differential I/O
standards supported by the IGLOO family. The available INBUF macros are described in the Fusion, IGLOO/e and ProASIC3/E Macro
Figure 2-14 IGLOO CCC Options
OADIV[4:0]*
OAMUX[2:0]*
DLYGLA[4:0]*
OBDIV[4:0]*
OBMUX[2:0]*
DLYYB[4:0]*
DLYGLB[4:0]*
OCDIV[4:0]*
OCMUX[2:0]*
DLYYC[4:0]*
DLYGLC[4:0]*
FINDIV[6:0]*
FBDIV[6:0]*
FBDLY[4:0]*
FBSEL[1:0]*
XDLYSEL*
VCOSEL[2:0]*
CLKA
EXTFB
GLA
LOCK
GLB
YB
GLC
YC
POWERDOWN
CLKDLY Macro
CLK
GL
DLYGL[4:0]
CLKBUF_LVDS/LVPECL Macro
PADN
PADP
PADN
PADP
Y
A
PAD
Y
PAD
Y
CLKINT Macro
CLKBUF Macro
Input LVDS/LVPECL Macro
PLL Macro
INBUF* Macro
GLA
or
GLA and (GLB or YB)
or
GLA and (GLC or YC)
or
GLA and (GLB or YB) and
(GLC or YC)
GLA
or
GLB
or
GLC
Clock Source
Clock Conditioning
Output
For INBUF* driving a PLL macro
or CLKDLY macro, the I/O will
be hard-routed to the CCC, i.e. will
be placed by software to a dedicate
Global I/O.
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PDF描述 |
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