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参数资料
| 型号： | AGL10002-FFGG256 |
| 元件分类： | FPGA |
| 英文描述： | FPGA, 1000000 GATES, 200 MHz, PBGA144 |
| 封装： | 13 X 13 MM, 1 MM PITCH, ROHS COMPLIANT, FBGA-144 |
| 文件页数： | 130/204页 |
| 文件大小： | 2800K |
| 代理商： | AGL10002-FFGG256 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页当前第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页第194页第195页第196页第197页第198页第199页第200页第201页第202页第203页第204页
IGLOO Low-Power Flash FPGAs with Flash*Freeze Technology
A d v an c ed v0 . 1
2-17
Notes:
1. Represents the global input pins. Globals have direct access to the clock conditioning block and are not routed via the FPGA fabric.
Refer to the "User I/O Naming Convention" section on page 2-56 for more information.
2. Instantiate the routed clock source input as follows:
a) Connect the output of a logic element to the clock input of a PLL, CLKDLY, or CLKINT macro.
b) Do not place a clock source I/O (INBUF or INBUF_LVPECL/LVDS/BLVDS/M-LVDS/DDR) in a relevant global pin location.
3. LVDS-, BLVDS-, and M-LVDS–based clock sources are only available on AGL250 through AGL1000 devices. AGL030, AGL060, and
AGL125 support single-ended clock sources only. The AGL030 device does not contain a PLL.
Figure 2-15 Clock Input Sources Including CLKBUF, CLKBUF_LVDS/LVPECL, and CLKINT
Note: The AGL030 device does not support this feature.
Figure 2-16 CLKBUF and CLKINT
+
Source for CCC
(CLKA or CLKB or CLKC)
Each shaded box represents an
INBUF or INBUF_LVDS/LVPECL
macro, as appropriate.
To Core
Routed Clock
(from FPGA core)
Sample Pin Names
GAA0/IO0NDB0V0
1
GAA1/IO00PDB0V0
1
GAA2/IO13PDB7V1
1
GAA[0:2]: GA represents global in the northwest corner
of the device. A[0:2]: designates specific A clock source.
2
CLKBUF
CLKINT
CLKBUF_LVDS/LVPECL
PADN
PADP
Y
PAD
Y
A
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