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参数资料
| 型号： | EP20K60EFC484-2 |
| 厂商： | ALTERA CORP |
| 元件分类： | PLD |
| 英文描述： | LOADABLE PLD, PBGA484 |
| 封装： | 23 X 23 MM, 1 MM PITCH, FINE LINE, BGA-484 |
| 文件页数： | 58/114页 |
| 文件大小： | 4116K |
| 代理商： | EP20K60EFC484-2 |
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IGLOO nano DC and Switching Characteristics
2- 34
Advance v0.2
1.5 V LVCMOS (JESD8-11)
Low-Voltage CMOS for 1.5 V is an extension of the LVCMOS standard (JESD8-5) used for general-
purpose 1.5 V applications. It uses a 1.5 V input buffer and a push-pull output buffer.
Table 2-52 Minimum and Maximum DC Input and Output Levels
1.5 V
LVCMOS
VIL
VIH
VOL
VOH
IOL IOH
IOSL
IOSH
IIL
1 I
IH
2
Drive
Strength
Min.,
V
Max., V
Min., V
Max., V
Min., V
mA mA Max., mA3 Max., mA3 A4 A4
2 mA
–0.3 0.35 * VCCI 0.65 * VCCI
3.6
0.25 * VCCI 0.75 * VCCI 2
2
13
16
10 10
Notes:
1. IIL is the input leakage current per I/O pin over recommended operating conditions where –0.3 < VIN < VIL.
2. IIH is the input leakage current per I/O pin over recommended operating conditions where VIH < VIN < VCCI.
Input current is larger when operating outside recommended ranges.
3. Currents are measured at high temperature (100°C junction temperature) and maximum voltage.
4. Currents are measured at 85°C junction temperature.
5. Software default selection highlighted in gray.
Figure 2-10 AC Loading
Table 2-53 1.5 V LVCMOS AC Waveforms, Measuring Points, and Capacitive Loads
Input LOW (V)
Input HIGH (V)
Measuring Point* (V)
CLOAD (pF)
01.5
0.75
5
Test Point
Enable Path
Datapath
5 pF
R = 1 k
R to VCCI for tLZ/tZL/tZLS
R to GND for tHZ/tZH/tZHS
35 pF for tZH/tZHS/tZL/tZLS
5 pF for tHZ/tLZ
相关PDF资料 |
PDF描述 |
|---|---|
| EP20K60EFC484-3 | LOADABLE PLD, PBGA484 |
| EP20K60EFC484 | LOADABLE PLD, PBGA484 |
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| EP20K60EFC672-2 | LOADABLE PLD, PBGA672 |
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相关代理商/技术参数 |
参数描述 |
|---|---|
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