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参数资料
| 型号： | EP20K60EFC484-2 |
| 厂商： | ALTERA CORP |
| 元件分类： | PLD |
| 英文描述： | LOADABLE PLD, PBGA484 |
| 封装： | 23 X 23 MM, 1 MM PITCH, FINE LINE, BGA-484 |
| 文件页数： | 64/114页 |
| 文件大小： | 4116K |
| 代理商： | EP20K60EFC484-2 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页当前第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页
IGLOO nano DC and Switching Characteristics
Ad vance v0.2
2-39
Fully Registered I/O Buffers with Asynchronous Clear
Figure 2-13 Timing Model of the Registered I/O Buffers with Asynchronous Clear
CLK
Pad
Out
CLK
CLR
Data_out
Data
Y
AA
EOUT
DOUT
Core
Array
DQ
DFN1C1
CLR
DQ
DFN1C1
CLR
DQ
DFN1C1
CLR
D_Enable
CC
DD
EE
FF
LL
HH
JJ
CLKBUF
INBUF
TRIB
UF
INBUF
CLKBUF
INBUF
Data Input I/O Register with
Active High Clear
Positive-Edge Triggered
Data Output Register and
Enable Output Register with
Active High Clear
Positive-Edge Triggered
相关PDF资料 |
PDF描述 |
|---|---|
| EP20K60EFC484-3 | LOADABLE PLD, PBGA484 |
| EP20K60EFC484 | LOADABLE PLD, PBGA484 |
| EP20K60EFC672-1 | LOADABLE PLD, PBGA672 |
| EP20K60EFC672-2 | LOADABLE PLD, PBGA672 |
| EP20K60EFC672-3 | LOADABLE PLD, PBGA672 |
相关代理商/技术参数 |
参数描述 |
|---|---|
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