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参数资料
| 型号： | EP2C20F256I6N |
| 厂商： | ALTERA CORP |
| 元件分类： | FPGA |
| 英文描述： | FPGA, 1196 CLBS, PBGA256 |
| 封装： | LEAD FREE, FBGA-256 |
| 文件页数： | 26/168页 |
| 文件大小： | 2206K |
| 代理商： | EP2C20F256I6N |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页当前第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页
Altera Corporation
5–31
February 2008
Cyclone II Device Handbook, Volume 1
DC Characteristics and Timing Specifications
Default Capacitive Loading of Different I/O Standards
Refer to Table 5–38 for default capacitive loading of different I/O
standards.
Input Delay
from Pin to
Input
Register
Pad ->
I/O input
register
8
0
2669
0
4482
0
4834
0
4859
ps
0
2802
—
0
4671
—
ps
Delay from
Output
Register to
Output Pin
I/O
output
register -
> Pad
2
0
308
0
572
0
648
0
682
ps
0
324
—
0
626
—
ps
Notes to Table 5–37 :
(1)
The incremental values for the settings are generally linear. For exact values of each setting, use the latest version
of the Quartus II software.
(2)
The minimum and maximum offset timing numbers are in reference to setting “0” as available in the Quartus II
software.
(3)
The value in the first row represents the fast corner timing parameter for industrial and automotive devices. The
second row represents the fast corner timing parameter for commercial devices.
(4)
The value in the first row is for automotive devices. The second row is for commercial devices.
Table 5–37. Cyclone II IOE Programmable Delay on Row Pins Notes (1), (2) (Part 2 of 2)
Parameter
Paths
Affected
Number
of
Settings
Fast Corner (3)
–6 Speed
Grade
–7 Speed
Grade (4)
–8 Speed Grade
Unit
Min
Offset
Max
Offset
Min
Offset
Max
Offset
Min
Offset
Max
Offset
Min
Offset
Max
Offset
Table 5–38. Default Loading of Different I/O Standards for Cyclone II Device
(Part 1 of 2)
I/O Standard
Capacitive Load
Unit
LVTTL
0
pF
LVCMOS
0
pF
2.5V
0
pF
1.8V
0
pF
1.5V
0
pF
PCI
10
pF
PCI-X
10
pF
SSTL_2_CLASS_I
0
pF
SSTL_2_CLASS_II
0
pF
SSTL_18_CLASS_I
0
pF
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