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参数资料
| 型号： | EP2C20F256I6N |
| 厂商： | ALTERA CORP |
| 元件分类： | FPGA |
| 英文描述： | FPGA, 1196 CLBS, PBGA256 |
| 封装： | LEAD FREE, FBGA-256 |
| 文件页数： | 59/168页 |
| 文件大小： | 2206K |
| 代理商： | EP2C20F256I6N |
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Altera Corporation
5–61
February 2008
Cyclone II Device Handbook, Volume 1
DC Characteristics and Timing Specifications
Tables 5–50 and 5–51 show the LVDS timing budget for Cyclone II
devices. Cyclone II devices support LVDS receivers at data rates up to
805 Mbps, and LVDS transmitters at data rates up to 640 Mbps.
Table 5–50. LVDS Transmitter Timing Specification (Part 1 of 2)
Symbol
Conditions
–6 Speed Grade
–7 Speed Grade
–8 Speed Grade
Unit
Min
Typ
Max
Max
Min
Typ
Max
Max
Min
Typ
Max
Max
fHSCLK
(input
clock
fre-
quency)
×10
10
—
320
10
—
275
320
10
—
155.5
320
MHz
×8
10
—
320
10
—
275
320
10
—
155.5
320
MHz
×7
10
—
320
10
—
275
320
10
—
155.5
320
MHz
×4
10
—
320
10
—
275
320
10
—
155.5
320
MHz
×2
10
—
320
10
—
275
320
10
—
155.5
320
MHz
×1
10
—
402.5
10
—
402.5
10
—
402.5
402.5
MHz
HSIODR
×10
100
—
640
100
—
550
640
100
—
311
550
Mbps
×8
80
—
640
80
—
550
640
80
—
311
550
Mbps
×7
70
—
640
70
—
550
640
70
—
311
550
Mbps
×4
40
—
640
40
—
550
640
40
—
311
550
Mbps
×2
20
—
640
20
—
550
640
20
—
311
550
Mbps
×1
10
—
402.5
10
—
402.5
10
—
402.5
402.5
Mbps
tDUTY
—
45
—
55
—
45
—
55
—
45
—
55
—
%
—
———
160
———
312.5
———
363.6
ps
TCCS
——
—
200
——
200
——
200
ps
Output
jitter
(peak to
peak)
——
—
500
——
500
——
550 (10)
ps
tRISE
20–80%
150
200
250
150
200
250
150
200
250 (11)
ps
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