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参数资料
| 型号： | EP2C20F256I6N |
| 厂商： | ALTERA CORP |
| 元件分类： | FPGA |
| 英文描述： | FPGA, 1196 CLBS, PBGA256 |
| 封装： | LEAD FREE, FBGA-256 |
| 文件页数： | 53/168页 |
| 文件大小： | 2206K |
| 代理商： | EP2C20F256I6N |
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5–56
Altera Corporation
Cyclone II Device Handbook, Volume 1
February 2008
Timing Specifications
Figure 5–3. High-Speed I/O Timing Diagram
Figure 5–4 shows the high-speed I/O timing budget.
Sampling window
SW
The period of time during which the data must be valid in order for you
to capture it correctly. Sampling window is the sum of the setup time,
hold time, and jitter. The window of tSU + tH is expected to be centered
in the sampling window.
SW = TUI – TCCS – (2 × RSKM)
Receiver input skew
margin
RSKM
RSKM is defined by the total margin left after accounting for the
sampling window and TCCS.
RSKM = (TUI – SW – TCCS) / 2
Input jitter (peak to peak)
—
Peak-to-peak input jitter on high-speed PLLs.
Output jitter (peak to peak)
—
Peak-to-peak output jitter on high-speed PLLs.
Signal rise time
tRISE
Low-to-high transmission time.
Signal fall time
tFAL L
High-to-low transmission time.
Lock time
tLOCK
Lock time for high-speed transmitter and receiver PLLs.
Table 5–47. High-Speed I/O Timing Definitions (Part 2 of 2)
Parameter
Symbol
Description
Sampling Window (SW)
Time Unit Interval (TUI)
RSKM
TCCS
RSKM
TCCS
Internal Clock
External
Input Clock
Receiver
Input Data
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