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参数资料
| 型号： | EP2C20F256I6N |
| 厂商： | ALTERA CORP |
| 元件分类： | FPGA |
| 英文描述： | FPGA, 1196 CLBS, PBGA256 |
| 封装： | LEAD FREE, FBGA-256 |
| 文件页数： | 67/168页 |
| 文件大小： | 2206K |
| 代理商： | EP2C20F256I6N |
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Altera Corporation
5–69
February 2008
Cyclone II Device Handbook, Volume 1
DC Characteristics and Timing Specifications
Figure 5–10. DCD Measurement Technique for DDIO (Double-Data Rate) Outputs
When an FPGA PLL generates the internal clock, the PLL output clocks
the IOE block. As the PLL only monitors the positive edge of the reference
clock input and internally re-creates the output clock signal, any DCD
present on the reference clock is filtered out. Therefore, the DCD for a
DDIO output with PLL in the clock path is better than the DCD for a
DDIO output without PLL in the clock path.
Tables 5–55 through 5–58 give the maximum DCD in absolution
derivation for different I/O standards on Cyclone II devices. Examples
are also provided that show how to calculate DCD as a percentage.
DQ
PRN
CLRN
DFF
INPUT
VCC
clk
output
DQ
PRN
CLRN
DFF
VCC
GND
1
0
Table 5–55. Maximum DCD for Single Data Outputs (SDR) on Row I/O
Pins Notes (1), (2) (Part 1 of 2)
Row I/O Output Standard
C6
C7
C8
Unit
LVCMOS
165
230
ps
LVTTL
195
255
ps
2.5-V
120
135
ps
1.8-V
115
175
ps
1.5-V
130
135
ps
SSTL-2 Class I
60
90
ps
SSTL-2 Class II
65
75
ps
SSTL-18 Class I
90
165
ps
HSTL-15 Class I
145
205
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HSTL-18 Class I
85
155
ps
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