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参数资料
| 型号： | EP2C20F256I6N |
| 厂商： | ALTERA CORP |
| 元件分类： | FPGA |
| 英文描述： | FPGA, 1196 CLBS, PBGA256 |
| 封装： | LEAD FREE, FBGA-256 |
| 文件页数： | 60/168页 |
| 文件大小： | 2206K |
| 代理商： | EP2C20F256I6N |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页当前第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页
5–62
Altera Corporation
Cyclone II Device Handbook, Volume 1
February 2008
Timing Specifications
tFALL
80–20%
150
200
250
150
200
250
150
200
250 (11)
ps
tLOCK
——
—
100
——
100
——
100 (12)
μs
Notes to Table 5–50:
(1)
The maximum data rate that complies with duty cycle distortion of 45–55%.
(2)
The maximum data rate when taking duty cycle in absolute ps into consideration that may not comply with 45–55%
duty cycle distortion. If the downstream receiver can handle duty cycle distortion beyond the 45–55% range, you
may use the higher data rate values from this column. You can calculate the duty cycle distortion as a percentage
using the absolute ps value. For example, for a data rate of 640 Mbps (UI = 1562.5 ps) and a tDUTY of 250 ps, the
duty cycle distortion is ± tDUTY/(UI*2) *100% = ± 250 ps/(1562.5 *2) * 100% = ± 8%, which gives you a duty cycle
distortion of 42–58%.
(3)
The TCCS specification applies to the entire bank of LVDS, as long as the SERDES logic is placed within the LAB
adjacent to the output pins.
(4)
For extended temperature devices, the maximum input clock frequency for ×10 through ×2 modes is 137.5 MHz.
(5)
For extended temperature devices, the maximum data rate for ×10 through ×2 modes is 275 Mbps.
(6)
For extended temperature devices, the maximum input clock frequency for ×10 through ×2 modes is 200 MHz.
(7)
For extended temperature devices, the maximum data rate for ×10 through ×2 modes is 400 Mbps.
(8)
For extended temperature devices, the maximum input clock frequency for ×1 mode is 340 MHz.
(9)
For extended temperature devices, the maximum data rate for ×1 mode is 340 Mbps.
(10) For extended temperature devices, the maximum output jitter (peak to peak) is 600 ps.
(11) For extended temperature devices, the maximum tRISE and tFALL are 300 ps.
(12) For extended temperature devices, the maximum lock time is 500 us.
Table 5–50. LVDS Transmitter Timing Specification (Part 2 of 2)
Symbol
Conditions
–6 Speed Grade
–7 Speed Grade
–8 Speed Grade
Unit
Min
Typ
Max
(1)
Max
(2)
Min
Typ
Max
(1)
Max
(2)
Min
Typ
Max
(1)
Max
(2)
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