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参数资料
| 型号： | EP2C20F256I6N |
| 厂商： | ALTERA CORP |
| 元件分类： | FPGA |
| 英文描述： | FPGA, 1196 CLBS, PBGA256 |
| 封装： | LEAD FREE, FBGA-256 |
| 文件页数： | 52/168页 |
| 文件大小： | 2206K |
| 代理商： | EP2C20F256I6N |
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Altera Corporation
5–55
February 2008
Cyclone II Device Handbook, Volume 1
DC Characteristics and Timing Specifications
High Speed I/O Timing Specifications
The timing analysis for LVDS, mini-LVDS, and RSDS is different
compared to other I/O standards because the data communication is
source-synchronous.
You should also consider board skew, cable skew, and clock jitter in your
calculation. This section provides details on the timing parameters for
high-speed I/O standards in Cyclone II devices.
Table 5–47 defines the parameters of the timing diagram shown in
SSTL_2_CLASS_I
OCT_50
_OHMS
67
69
70
25
42
60
25
42
60
SSTL_18_CLASS_I
OCT_50
_OHMS
30
33
36
47
49
51
47
49
51
Table 5–46. Maximum Output Clock Toggle Rate Derating Factors (Part 4 of 4)
I/O Standard
Drive
Strength
Maximum Output Clock Toggle Rate Derating Factors (ps/pF)
Column I/O Pins
Row I/O Pins
Dedicated Clock
Outputs
–6
Speed
Grade
–7
Speed
Grade
–8
Speed
Grade
–6
Speed
Grade
–7
Speed
Grade
–8
Speed
Grade
–6
Speed
Grade
–7
Speed
Grade
–8
Speed
Grade
Table 5–47. High-Speed I/O Timing Definitions (Part 1 of 2)
Parameter
Symbol
Description
High-speed clock
fHSCKLK
High-speed receiver and transmitter input and output clock frequency.
Duty cycle
tDUTY
Duty cycle on high-speed transmitter output clock.
High-speed I/O data rate
HSIODR
High-speed receiver and transmitter input and output data rate.
Time unit interval
TUI
TUI = 1/HSIODR.
Channel-to-channel skew
TCCS
The timing difference between the fastest and slowest output edges,
including tCO variation and clock skew. The clock is included in the
TCCS measurement.
TCCS = TUI – SW – (2 × RSKM)
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