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参数资料
型号： HW-SPAR3AN-SK-UNI-G
厂商： Xilinx Inc
文件页数： 136/140页
文件大小： 0K
描述： KIT STARTER SPARTAN-3 AN
产品变化通告： Adapter Replacement 23/May/2008
标准包装： 1
系列： Spartan®-3AN
类型： FPGA
适用于相关产品： Spartan-3AN XC3S700AN-FG484，XCF04S-VOG20C
所含物品： 面板、缆线、软件、数据表和用户手册
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122-1556-ND - IC SPARTAN-3AN FPGA 700K 484FBGA
其它名称： 122-1528
HW-SPAR3AN-SK-UNI-G-PROMO
HW-SPAR3AN-SK-UNI-G-PROMO-ND
Chapter 17: Voltage Supplies
R
regulators. Each regulator incorporates two high-current switching (buck) regulators and
two low-drop out (LDO) linear regulators.
Table 17-1:
Voltage Regulators and Supply Rails
Voltage
Regulator
National
Semiconductor
LP3906
(IC19)
National
Semiconductor
LP3906
(IC18)
Regulator
Output
SW1
SW2
LDO1
LDO2
SW1
SW2
LDO1
Voltage Level
1.2V
3.3V
3.3V
1.8V
0.9V
1.8V
3.3V
Series
Jumper
Control
J9
J10
J11
J12
J40
J13
J41
Components Supplied
FPGA internal core voltage,
V CCINT
FPGA I/O Banks 0, 1, and 2
(VCCO_0, VCCO_1, and
VCCO_2). All 3.3V
components.
FPGA internal auxiliary
voltage, V CCAUX
Embedded USB programmer
DDR2 SDRAM termination
network
DDR2 SDRAM component,
FPGA I/O Bank 3 (VCCO_3)
Voltage reference to D/A
converter channels C and D.
1.8V
DDR2 SDRAM voltage
LDO2
(voltage divided
to 0.9V)
J42
reference, FPGA I/O Bank 3
VREF inputs (VREF_3)
The board exploits all four regulator outputs for testing and evaluation purposes.
However, a typical Spartan-3A/3AN FPGA application uses far fewer rails.
?
The board uses a separate supply for V CCAUX and sets it to 3.3V by default. In a
typical application, the FPGA’s V CCAUX supply could connect directly to the 3.3V
supply used for FPGA I/O Banks 0, 1, and 2.
?
?
By default, the V CCAUX supply is set to 3.3V
Using the I 2 C interface on regulator IC19, V CCAUX can be reduced to 2.5V to
reduce overall power consumption or to verify operation with V CCAUX = 2.5V.
?
The DDR2 SDRAM interface uses multiple regulator outputs to test voltage
margining.
136
?
?
?
?
One high-current 1.8V rail supports the DDR2 SDRAM component itself, and
supplies the FPGA’s I/O Bank 3, which connects to the DDR2 SDRAM.
One high-current 0.9V supplies the DDR2 SDRAM termination network.
A low-current 1.8V supply is voltage divided with resistors to provide a high-
accuracy 0.9V voltage reference for the DDR2 SDRAM component and to supply
the VREF inputs on FPGA I/O Bank 3.
See Chapter 13, “DDR2 SDRAM” for additional information.
www.xilinx.com Spartan-3A/3AN FPGA Starter Kit Board User Guide
UG334 (v1.1) June 19, 2008
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