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参数资料
| 型号： | HW-SPAR3AN-SK-UNI-G |
| 厂商： | Xilinx Inc |
| 文件页数： | 86/140页 |
| 文件大小： | 0K |
| 描述： | KIT STARTER SPARTAN-3 AN |
| 产品变化通告： | Adapter Replacement 23/May/2008 |
| 标准包装： | 1 |
| 系列： | Spartan®-3AN |
| 类型： | FPGA |
| 适用于相关产品： | Spartan-3AN XC3S700AN-FG484，XCF04S-VOG20C |
| 所含物品： | 面板、缆线、软件、数据表和用户手册 |
| 相关产品： | XC3S700AN-5FGG484C-ND - IC FPGA SPARTAN-3A 700K 484-FBGA 122-1598-ND - IC FPGA SPARTAN -3AN700K 484FBGA 122-1556-ND - IC SPARTAN-3AN FPGA 700K 484FBGA |
| 其它名称： | 122-1528 HW-SPAR3AN-SK-UNI-G-PROMO HW-SPAR3AN-SK-UNI-G-PROMO-ND |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页当前第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页
Chapter 11: Parallel NOR Flash PROM
R
Table 11-1:
FPGA-to-Flash Connections (Continued)
NOR Flash
FPGA Pin
Category
Signal Name
NF_BYTE
Number
Y21
Function
Active-Low Flash Byte Enable. Connects to
FPGA pin LDC2 to support the BPI
configuration.
0: x8 data
1: x16 data
NF_CE
NF_OE
NF_RP
NF_STS
NF_WE
NF_WP
W20
W19
R22
P22
AA22
E14
Active-Low Flash Chip Enable. Connects to
FPGA pin LDC0 to support the BPI
configuration.
0: Enabled
1: Disabled
Active-Low Flash Chip Enable. Connects to
FPGA pin LDC1 to support the BPI
configuration.
0: Enable data outputs to read Flash data
1: Disabled
Active-Low Flash Reset. Connects to FPGA
user-I/O pin.
0: Reset
1: Flash active
Flash Status signal. Optional input to FPGA
open-drain output from Flash.
Active-Low Flash Write Enable. Connects to
FPGA pin HDC to support the BPI
configuration.
0: Enable Flash data write operations
1: Disabled
Active-Low Hardware Write Protect. Connects
to FPGA user-I/O pin.
0: Protect two outermost Flash boot blocks
against all program and erase operations.
1: Hardware protection disabled.
Shared SPI Flash and Platform Flash Data Line
The least-significant Flash data line, NF_D<0>, is shared with data output signals from the
serial SPI serial Flash PROMs and the serial output from the Platform Flash PROM as
shown in Table 11-2, page 87 . To avoid contention, the FPGA application must ensure that
only one data source is active at any time.
86
www.xilinx.com Spartan-3A/3AN FPGA Starter Kit Board User Guide
UG334 (v1.1) June 19, 2008
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