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参数资料
| 型号： | HW-SPAR3AN-SK-UNI-G |
| 厂商： | Xilinx Inc |
| 文件页数： | 60/140页 |
| 文件大小： | 0K |
| 描述： | KIT STARTER SPARTAN-3 AN |
| 产品变化通告： | Adapter Replacement 23/May/2008 |
| 标准包装： | 1 |
| 系列： | Spartan®-3AN |
| 类型： | FPGA |
| 适用于相关产品： | Spartan-3AN XC3S700AN-FG484，XCF04S-VOG20C |
| 所含物品： | 面板、缆线、软件、数据表和用户手册 |
| 相关产品： | XC3S700AN-5FGG484C-ND - IC FPGA SPARTAN-3A 700K 484-FBGA 122-1598-ND - IC FPGA SPARTAN -3AN700K 484FBGA 122-1556-ND - IC SPARTAN-3AN FPGA 700K 484FBGA |
| 其它名称： | 122-1528 HW-SPAR3AN-SK-UNI-G-PROMO HW-SPAR3AN-SK-UNI-G-PROMO-ND |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页当前第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页
Chapter 6: VGA Display Port
R
flows through the deflection coils, and it ensures that pixel or video data is applied to the
electron guns at the correct time.
Video data typically comes from a video refresh memory with one or more bytes assigned
to each pixel location. The Spartan-3A/3AN Starter Kit board uses 12 bits per pixel,
producing one of the 4,096 possible colors. The controller indexes into the video data buffer
as the beams move across the display. The controller then retrieves and applies video data
to the display at precisely the time the electron beam is moving across a given pixel.
As shown in Figure 6-2 , the VGA controller generates the horizontal sync (HS) and vertical
sync (VS) timing signals and coordinates the delivery of video data on each pixel clock. The
pixel clock defines the time available to display one pixel of information. The VS signal
defines the refresh frequency of the display, or the frequency at which all information on the
display is redrawn. The minimum refresh frequency is a function of the display’s phosphor
and electron beam intensity, with practical refresh frequencies in the 60 Hz to 120 Hz
range. The number of horizontal lines displayed at a given refresh frequency defines the
horizontal retrace frequency.
VGA Signal Timing
The signal timings in Table 6-2 are derived for a 640-pixel by 480-row display using a
25 MHz pixel clock and 60 Hz ± 1 refresh. Figure 6-3 shows the relation between each of
the timing symbols. The timing for the sync pulse width (T PW ) and front and back porch
intervals (T FP and T BP ) is based on observations from various VGA displays. The front and
back porch intervals are the pre- and post-sync pulse times. Information cannot be
displayed during these times.
Table 6-2:
640x480 Mode VGA Timing
Vertical Sync
Horizontal Sync
Symbol
Parameter
Time
Clocks
Lines
Time
Clocks
T S
T DISP
T PW
T FP
T BP
Sync pulse time
Display time
Pulse width
Front porch
Back porch
16.7 ms
15.36 ms
64 μs
320 μs
928 μs
416,800
384,000
1,600
8,000
23,200
521
480
2
10
29
32 μs
25.6 μs
3.84 μs
640 ns
1.92 μs
800
640
96
16
48
T S
T pw
T disp
T fp
T bp
UG230_c6_03_021706
Figure 6-3:
VGA Control Timing
Generally, a counter clocked by the pixel clock controls the horizontal timing. Decoded
counter values generate the HS signal. This counter tracks the current pixel display
location on a given row.
60
www.xilinx.com Spartan-3A/3AN FPGA Starter Kit Board User Guide
UG334 (v1.1) June 19, 2008
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