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参数资料
| 型号： | HW-SPAR3AN-SK-UNI-G |
| 厂商： | Xilinx Inc |
| 文件页数： | 64/140页 |
| 文件大小： | 0K |
| 描述： | KIT STARTER SPARTAN-3 AN |
| 产品变化通告： | Adapter Replacement 23/May/2008 |
| 标准包装： | 1 |
| 系列： | Spartan®-3AN |
| 类型： | FPGA |
| 适用于相关产品： | Spartan-3AN XC3S700AN-FG484，XCF04S-VOG20C |
| 所含物品： | 面板、缆线、软件、数据表和用户手册 |
| 相关产品： | XC3S700AN-5FGG484C-ND - IC FPGA SPARTAN-3A 700K 484-FBGA 122-1598-ND - IC FPGA SPARTAN -3AN700K 484FBGA 122-1556-ND - IC SPARTAN-3AN FPGA 700K 484FBGA |
| 其它名称： | 122-1528 HW-SPAR3AN-SK-UNI-G-PROMO HW-SPAR3AN-SK-UNI-G-PROMO-ND |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页当前第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页
Chapter 7: RS-232 Serial Ports
R
Figure 7-1 shows the connection between the FPGA and the two DB9 connectors. The
FPGA supplies serial output data using LVTTL or LVCMOS levels to the Maxim device,
which in turn, converts the logic value to the appropriate RS-232 voltage level. Likewise,
the Maxim device converts the RS-232 serial input data to LVTTL levels for the FPGA. A
series resistor between the Maxim output pin and the FPGA’s RXD pin protects against
inadvertent logic conflicts such as accidentally connecting the board using a null-modem
cable. In this example, both the FPGA and the external serial device are driving data on the
transmit line.
Hardware flow control is not supported on the connector. The port’s DCD, DTR, and DSR
signals connect together, as shown in Figure 7-1 . Similarly, the port’s RTS and CTS signals
connect together.
UCF Location Constraints
Figure 7-2 and Figure 7-3 provide the UCF constraints for the DTE and DCE RS-232 ports,
respectively, including the I/O pin assignment and the I/O standard used.
NET "RS232_DTE_RXD" LOC = "F16" | IOSTANDARD = LVCMOS33 ;
NET "RS232_DTE_TXD" LOC = "E15" | IOSTANDARD = LVCMOS33 | DRIVE = 8 | SLEW = SLOW ;
Figure 7-2: UCF Location Constraints for DTE RS-232 Serial Port
NET "RS232_DCE_RXD" LOC = "E16" | IOSTANDARD = LVCMOS33 ;
NET "RS232_DCE_TXD" LOC = "F15" | IOSTANDARD = LVCMOS33 | DRIVE = 8 | SLEW = SLOW
;
64
Figure 7-3:
UCF Location Constraints for DCE RS-232 Serial Port
www.xilinx.com Spartan-3A/3AN FPGA Starter Kit Board User Guide
UG334 (v1.1) June 19, 2008
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