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参数资料
| 型号： | IBM25EMPPC750EBUF2000 |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, 200 MHz, RISC PROCESSOR, CBGA360 |
| 封装： | 25 X 25 MM, 1.27 MM PITCH, CERAMIC, BGA-360 |
| 文件页数： | 25/43页 |
| 文件大小： | 431K |
| 代理商： | IBM25EMPPC750EBUF2000 |
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Preliminary and subject to change without notice
PPC740 and PPC750 Hardware Specifications
31 of 43
This section provides electrical and thermal design recommendations for successful
application of the PPC740 and PPC 750.
7.1 PLL Conguration
The PLL for the PPC740 and PPC750 is congured by the PLL_CFG[0-3-] signals. For a
given SYSCLK (bus) frequency, the PLL conguration signals set the internal CPU and
VCO frequency of operation. The PLL conguration for the PPC740 and PPC750 is
shown in Table 16 for nominal frequencies.
Notes:
1. Reserved settings.
2. SYSCLK min is limited by the lowest frequency that manufacturing will support, see Section 3.1.2.1,
Table 16. PPC740 and PPC750 Microprocessor PLL Conguration
PLL_CFG
(0:3)
Processor
to Bus
Frequency
Ratio
(r)
VCO
Divider
(d)
Frequency Range Supported by VCO having an example
range of VCOmin=300 to VCOmax=533 (MHz)
SYSCLK
Core
bin
dec
Min=
VCOmin/(r*d)
Max=
VCOmax/(r*d)
Min=
VCOmin/d
Max=
VCOmax/d
0000
0
Rsv1
n/a
0001
1
7.5x
2
252
35
150
266
0010
2
7x
2
252
38
0011
3
PLL
Bypass3
n/a
0100
4
Rsv1
n/a
150
266
0101
5
6.5x
2
252
41
0110
6
Rsv1
n/a
0111
7
4.5x
2
33
59
150
266
1000
8
3x
2
50
835
1001
9
5.5x
2
27
48
1010
10
4x
2
37
67
1011
11
5x
2
30
53
1100
12
8x
2
252
33
1101
13
6x
2
25
44
1110
14
3.5x
2
43
835
1111
15
Off4
n/a
Off
相关PDF资料 |
PDF描述 |
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参数描述 |
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