参数资料
| 型号： | IPS-VIDEO |
| 厂商： | Altera |
| 文件页数： | 101/290页 |
| 文件大小： | 0K |
| 描述： | IP VIDEO/IMAGE PROCESSING SUITE |
| 标准包装： | 1 |
| 系列： | * |
| 功能： | 视频和图像处理用 IP 功能套件 |
| 许可证： | 初始许可证 |
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Chapter 11: Clocked Video Input MegaCore Function
Signals
Table 11–9. Clocked Video Input Signals (Part 2 of 3)
11–11
Signal
av_readdata
av_write
av_writedata
is_clk
is_data
is_eop
is_ready
is_sop
is_valid
overflow
refclk_div
sof
sof_locked
status_update_int
vid_data
vid_datavalid
vid_f
vid_h_sync
vid_hd_sdn
Direction
Out
In
In
In
Out
Out
In
Out
Out
Out
Out
Out
Out
Out
In
In
In
In
In
Description
control slave port Avalon-MM read data bus. These output lines are used for read
transfers. (1)
control slave port Avalon-MM write signal. When you assert this signal, the
control port accepts new data from the write data bus. (1)
control slave port Avalon-MM write data bus. These input lines are used for write
transfers. (1)
Clock signal for Avalon-ST ports dout and control . The MegaCore function
operates on the rising edge of the is_clk signal.
dout port Avalon-ST data bus. This bus enables the transfer of pixel data out of the
MegaCore function.
dout port Avalon-ST endofpacket signal. This signal is asserted when the
MegaCore function is ending a frame.
dout port Avalon-ST ready signal. The downstream device asserts this signal when
it is able to receive data.
dout port Avalon-ST startofpacket signal. This signal is asserted when the
MegaCore function is starting a new frame.
dout port Avalon-ST valid signal. This signal is asserted when the MegaCore
function outputs data.
Clocked video overflow signal. A signal corresponding to the overflow sticky bit of
the Status register synchronized to vid_clk . This signal is for information only
and no action is required if it is asserted. (1)
A divided down version of vid_clk (refclk). Setting the Refclk Divider register
to be the number of samples in a line produces a horizontal reference on this signal
that a PLL can use to synchronize its output clock.
Start of frame signal. A change of 0 to 1 indicates the start of the video frame as
configured by the SOF registers. Connecting this signal to a Clocked Video Output
MegaCore function allows the function to synchronize its output video to this
signal.
Start of frame locked signal. When high the sof signal is valid and can be used.
control slave port Avalon-MM interrupt signal. When asserted the status registers
of the MegaCore function have been updated and the master must read them to
determine what has occurred. (1)
Clocked video data bus. This bus enables the transfer of video data into the
MegaCore function.
Clocked video data valid signal. Assert this signal when a valid sample of video data
is present on vid_data .
(Separate Synchronization Mode Only.) Clocked video field signal. For interlaced
input, this signal distinguishes between field 0 and field 1. For progressive video,
you must deassert this signal.
(Separate Synchronization Mode Only.) Clocked video horizontal synchronization
signal. Assert this signal during the horizontal synchronization period of the video
stream.
Clocked video color plane format selection signal (in run-time switching of color
plane transmission formats mode only). This signal distinguishes between
sequential (when low) and parallel (when high) color plane formats.
February 2014
Altera Corporation
Video and Image Processing Suite
User Guide
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