参数资料
| 型号： | IPS-VIDEO |
| 厂商： | Altera |
| 文件页数： | 120/290页 |
| 文件大小： | 0K |
| 描述： | IP VIDEO/IMAGE PROCESSING SUITE |
| 标准包装： | 1 |
| 系列： | * |
| 功能： | 视频和图像处理用 IP 功能套件 |
| 许可证： | 初始许可证 |
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Chapter 12: Clocked Video Output MegaCore Function
Signals
Table 12–7. Clocked Video Output Signals (Part 2 of 2)
12–17
Signal
vcoclk_div
vid_data
vid_datavalid
vid_f
vid_h
vid_h_sync
vid_ln
vid_mode_change
vid_sof
vid_sof_locked
vid_std
vid_trs
vid_v
vid_v_sync
Direction
Out
Out
Out
Out
Out
Out
Out
Out
Out
Out
Out
Out
Out
Out
Description
A divided down version of vid_clk (vcoclk) . Setting the Vcoclk Divider
register to be the number of samples in a line produces a horizontal reference on
this signal that a PLL can use to synchronize its output clock.
Clocked video data bus. This bus transfers video data into the MegaCore function.
(Separate Synchronization mode Only.) Clocked video data valid signal. This signal
is asserted when an active picture sample of video data is present on vid_data .
(Separate Synchronization Mode Only.) Clocked video field signal. For interlaced
input, this signal distinguishes between field 0 and field 1. For progressive video,
this signal is unused.
(Separate Synchronization Mode Only.) Clocked video horizontal blanking signal.
This signal is asserted during the horizontal blanking period of the video stream.
(Separate Synchronization Mode Only.) Clocked video horizontal synchronization
signal. This signal is asserted during the horizontal synchronization period of the
video stream.
(Embedded Synchronization Mode Only.) Clocked video line number signal. Used
with the SDI MegaCore function to indicate the current line number when the
vid_trs signal is asserted.
Clocked video mode change signal. This signal is asserted on the cycle before a
mode change occurs.
Start of frame signal. A rising edge (0 to 1) indicates the start of the video frame as
configured by the SOF registers.
Start of frame locked signal. When high the vid_sof signal is valid and can be
used.
Video standard bus. Can be connected to the tx_std signal of the SDI MegaCore
function (or any other interface) to set the Standard register.
(Embedded Synchronization Mode Only.) Clocked video time reference signal (TRS)
signal. Used with the SDI MegaCore function to indicate a TRS, when asserted.
(Separate Synchronization Mode Only.) Clocked video vertical blanking signal. This
signal is asserted during the vertical blanking period of the video stream.
(Separate Synchronization Mode Only.) Clocked video vertical synchronization
signal. This signal is asserted during the vertical synchronization period of the video
stream.
(1) These ports are present only if you turn on Use cont r ol po r t .
February 2014
Altera Corporation
Video and Image Processing Suite
User Guide
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PDF描述 |
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参数描述 |
|---|---|
| IPS-WMD | 功能描述:IP WIRELESS MOD/DEMOD SUITE RoHS:否 类别:编程器，开发系统 >> 软件 系列:* 标准包装:1 系列:ISE® 设计套件 类型:订阅 适用于相关产品:Xilinx FPGAs 其它名称:Q4986209T1081384 |
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