参数资料
| 型号： | IPS-VIDEO |
| 厂商： | Altera |
| 文件页数： | 153/290页 |
| 文件大小： | 0K |
| 描述： | IP VIDEO/IMAGE PROCESSING SUITE |
| 标准包装： | 1 |
| 系列： | * |
| 功能： | 视频和图像处理用 IP 功能套件 |
| 许可证： | 初始许可证 |
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Chapter 16: Deinterlacer MegaCore Function
16–9
Functional Description
When you select the weave algorithm, the MegaCore function may stall for longer
than the usual periods between each output row of the image. Stalls of up to 45 clock
cycles are possible due to the time taken for internal processing in between lines.
When you select the motion-adaptive algorithm, the Deinterlacer may stall up to 90
clock cycles.
Error Recovery
An error condition occurs if an endofpacket signal is received too early or too late
relative to the field dimensions contained in the last control packet processed. In all its
configurations, the Deinterlacer discards extra data if the endofpacket signal is
received too late.
If an early endofpacket signal is received when the Deinterlacer is configured for no
buffering, the MegaCore function interrupts its processing within one or two lines
sending undefined pixels, before propagating the endofpacket signal.
If an early endofpacket signal is received when the Deinterlacer is configured to
buffer data in external memory, the input side of the MegaCore function stops
processing input pixels. It is then ready to process the next frame after writing
undefined pixels for the remainder of the current line into external RAM. The output
side of the Deinterlacer assumes that incomplete fields have been fully received and
pads the incomplete fields to build a frame, using the undefined content of the
memory.
1
For more information about the stall behavior and error recovery, refer to “Stall
Latency
output for typical usage modes of the Deinterlacer MegaCore function. You can use
this table to predict the approximate latency between the input and the output of your
video processing pipeline.
The latency is described using one or more of the following measures:
■
■
■
■
the number of progressive frames
the number of interlaced fields
the number of lines when less than a field of latency
a small number of cycles O (cycles)
February 2014
Altera Corporation
Video and Image Processing Suite
User Guide
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PDF描述 |
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参数描述 |
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| IPS-WMD | 功能描述:IP WIRELESS MOD/DEMOD SUITE RoHS:否 类别:编程器，开发系统 >> 软件 系列:* 标准包装:1 系列:ISE® 设计套件 类型:订阅 适用于相关产品:Xilinx FPGAs 其它名称:Q4986209T1081384 |
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