参数资料
| 型号： | IPS-VIDEO |
| 厂商： | Altera |
| 文件页数： | 142/290页 |
| 文件大小： | 0K |
| 描述： | IP VIDEO/IMAGE PROCESSING SUITE |
| 标准包装： | 1 |
| 系列： | * |
| 功能： | 视频和图像处理用 IP 功能套件 |
| 许可证： | 初始许可证 |
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15–6
Chapter 15: Control Synchronizer MegaCore Function
Signals
Table 15–4. Control Synchronizer Signals (Part 2 of 2)
Signal
din_valid
dout_data
dout_endofpacket
dout_ready
dout_startofpacket
dout_valid
slave_av_address
slave_av_read
slave_av_readdata
slave_av_write
slave_av_writedata
status_update_int_w
master_av_address
master_av_writedata
master_av_write
master_av_waitrequest
Video and Image Processing Suite
User Guide
Direction
In
Out
Out
in
Out
Out
In
In
Out
In
In
Out
Out
Out
Out
In
Description
din port Avalon-ST valid signal. This signal identifies the cycles
when the port must input data.
dout port Avalon-ST data bus. This bus enables the transfer of pixel
data out of the MegaCore function.
dout port Avalon-ST endofpacket signal. This signal marks the
end of an Avalon-ST packet.
dout port Avalon-ST ready signal. The downstream device asserts
this signal when it is able to receive data.
dout port Avalon-ST startofpacket signal. This signal marks
the start of an Avalon-ST packet.
dout port Avalon-ST valid signal. This signal is asserted when the
MegaCore function is outputs data.
slave port Avalon-MM address. Specifies a word offset into the slave
address space.
slave port Avalon-MM read signal. When you assert this signal, the
slave port drives new data onto the read data bus.
slave port Avalon-MM readdata bus. These output lines are used
for read transfers.
slave port Avalon-MM write signal. When you assert this signal, the
gamma_lut port accepts new data from the writedata bus.
slave port Avalon-MM writedata bus. These input lines are used
for write transfers.
slave port Avalon-MM interrupt signal. When asserted the
interrupt registers of the MegaCore function have been updated and the master
must read them to determine what has occurred.
master port Avalon-MM address bus. Specifies a byte address in
the Avalon-MM address space.
master port Avalon-MM writedata bus. These output lines carry
data for write transfers.
master port Avalon-MM write signal. Asserted to indicate write
requests from the master to the system interconnect fabric.
master port Avalon-MM waitrequest signal. The system interconnect fabric
asserts this signal to cause the master port to wait.
February 2014 Altera Corporation
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参数描述 |
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| IPS-WMD | 功能描述:IP WIRELESS MOD/DEMOD SUITE RoHS:否 类别:编程器，开发系统 >> 软件 系列:* 标准包装:1 系列:ISE® 设计套件 类型:订阅 适用于相关产品:Xilinx FPGAs 其它名称:Q4986209T1081384 |
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