参数资料
型号: LFXP2-17E-7F484C
厂商: LATTICE SEMICONDUCTOR CORP
元件分类: FPGA
中文描述: FPGA, 420 MHz, PBGA484
封装: 23 X 23 MM, FPBGA-484
文件页数: 22/92页
文件大小: 1701K
代理商: LFXP2-17E-7F484C
2-26
Architecture
Lattice Semiconductor
LatticeXP2 Family Data Sheet
Programmable I/O Cells (PIC)
Each PIC contains two PIOs connected to their respective sysIO buffers as shown in Figure 2-25. The PIO Block
supplies the output data (DO) and the tri-state control signal (TO) to the sysIO buffer and receives input from the
buffer. Table 2-11 provides the PIO signal list.
Figure 2-25. PIC Diagram
Two adjacent PIOs can be joined to provide a differential I/O pair (labeled as “T” and “C”) as shown in Figure 2-25.
The PAD Labels “T” and “C” distinguish the two PIOs. Approximately 50% of the PIO pairs on the left and right
edges of the device can be configured as true LVDS outputs. All I/O pairs can operate as inputs.
OPOS1
ONEG1
TD
INCK2
INDD
INFF
IPOS0
IPOS1
CLK
CE
LSR
GSRN
CLK1
CLK0
CEO
CEI
sysIO
Buffer
PADA
“T”
PADB
“C”
LSR
GSR
ECLK1
DDRCLKPOL1
1. Signals are available on left/right/bottom edges only.
2. Selected blocks.
IOLD0
DI
Tristate
Register
Block
Output
Register
Block
Input
Register
Block
Control
Muxes
PIOB
PIOA
OPOS0
OPOS21
ONEG0
ONEG21
DQSXFER1
DQS
DEL
QPOS11
QNEG11
QNEG01
QPOS01
IOLT0
ECLK2
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