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参数资料
| 型号： | MC68F375MZP33R2 |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 25/616页 |
| 文件大小： | 0K |
| 描述： | IC MPU 32BIT 33MHZ 217-PBGA |
| 标准包装： | 500 |
| 系列： | M683xx |
| 处理器类型： | M683xx 32-位 |
| 速度： | 33MHz |
| 电压： | 5V |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 217-BBGA |
| 供应商设备封装： | 217-PBGA（23x23） |
| 包装： | 带卷 (TR) |
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MC68F375
SINGLE-CHIP INTEGRATION MODULE 2 (SCIM2E)
MOTOROLA
REFERENCE MANUAL
Rev. 25 June 03
4-38
to what states DSACK[1:0] must be driven — either by a chip select or by external cir-
cuitry — to terminate the given bus cycle.
4.6 Bus Operation
Internal microcontroller modules are typically accessed in two system clock cycles.
Regular external bus cycles use handshaking between the MCU and external periph-
erals to manage transfer size and data. These accesses take a minimum of three
system clock cycles, with no wait states. During regular cycles, wait states can be
inserted as needed by bus control logic. Refer to 4.6.2 Regular Bus Cycle for more
information.
Fast-termination cycles, which are two clock external accesses with no wait states,
use chip-select logic to generate handshaking signals internally. Refer to 4.6.3 Fast
Termination Cycles and 4.9 Chip Selects for more information. Bus control signal
timing, as well as chip-select signal timing, is specified in APPENDIX E ELECTRICAL
information about each type of bus cycle.
Table 4-20 Operand Alignment
Current
Cycle
Transfer Case
SIZ1
SIZ0
ADDR0
DSACK1 DSACK0
DATA
[15:8]
DATA
[7:0]
Next
Cycle
1
Byte to 8-bit port (even)
0
1
0
1
0
OP0
(OP0)1
NOTES:
1. Operands in parentheses are ignored by the CPU32 during read cycles.
—
2
Byte to 8-bit port (odd)
0
1
0
OP0
(OP0)
—
3
Byte to 16-bit port (even)
0
1
0
1
OP0
(OP0)
—
4
Byte to 16-bit port (odd)
0
1
0
1
(OP0)
OP0
—
5
Word to 8-bit port
(aligned)
1
0
1
0
OP0
(OP1)
2
6
Word to 8-bit port
(misaligned
1
0
1
0
OP0
(OP0)
1
7
Word to 16-bit port
(aligned)
10
0
1
OP0
OP1
—
8
Word to 16-bit port
(misaligned)
10
1
0
1
(OP0)
OP0
3
9
Long-word to 8-bit port
(aligned)
0
1
0
OP0
(OP1)
13
10
Long-word to 8-bit port
(misaligned)2
2. The CPU32 does not support misaligned operand transfers.
1
0
1
0
OP0
(OP0)
1
11
Long-word to 16-bit port
(aligned)
00
0
1
OP0
OP1
7
12
Long-word to 16-bit port
(misaligned)2
10
1
0
1
(OP0)
OP0
3
13
Three byte to 8-bit port3
3. Three byte transfer cases occur only as a result of an aligned long word to 8-bit port transfer.
1
0
OP0
(OP0)
5
F
re
e
sc
a
le
S
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m
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d
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c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
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