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参数资料
| 型号： | PEF22554E |
| 厂商： | INFINEON TECHNOLOGIES AG |
| 元件分类： | 数字传输电路 |
| 英文描述： | DATACOM, FRAMER, PBGA160 |
| 封装： | GREEN, PLASTIC, QFP-144 |
| 文件页数： | 111/700页 |
| 文件大小： | 25742K |
| 代理商： | PEF22554E |
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Data Sheet
199
Rev. 1.2, 2006-01-26
QuadFALC
TM
PEF 22554 E
Functional Description T1/J1
Selection of the edge for the receive/transmit data and marker is done by the register bits SIC3.RESR/X
(SIC3_T).
Selection of the edge for the sync pulses SYPR/SYPX in relation to the edge of the receive/transmit data and
marker can be done individually by the register bits SIC4.SYPRCE/SYPXCE (SIC4_T): Either the same edge
or the opposite edge in relation to the used edge of the data and marker is possible.
Some clocking rates allow transmission of time slots in different channel phases. Each channel phase which shall
be active on ports RDO, XDI, RP(A:C) and XP(A:B) is programmable by bit SIC2.SICS(2:0) (SIC2_T), the
remaining channel phases are cleared or ignored.
The signals on pin SYPR in combination with the assigned time slot offset in register RC0 and RC1 define the
beginning of a frame on the receive system highway. The signal on pin SYPX or XMFS together with the assigned
time slot offset in register XC0 and XC1 define the beginning of a frame on the transmit system highway.
Adjusting the frame begin (time slot 0, bit 0) relative to SYPR/X or XMFS is possible in the range of 0 to 125
s.
The minimum shift of varying the time slot 0 begin can be programmed between 1 bit and 1/8-bit depending of the
system clocking and data rate, e.g. with a clocking/data rate of 2.048 MHz shifting is done bit by bit, while running
the QuadFALC
TM with 16.384 MHz and 2.048 Mbit/s data rate it is done by 1/8 bit.
A receive frame marker RFM can be activated during any bit position of the entire frame. The pin function RFM is
selected by PC(3:1).RPC(3:0) = 0001
B. The RFM selection disables the internal time slot assigner, no offset
programming is performed. The receive frame marker is active high for one 1.544/2.048 MHz cycle and is clocked
off with the rising or falling edge of the clock which is in/output on port SCLKR (see SIC3.RESX/R).
相关PDF资料 |
PDF描述 |
|---|---|
| PEF22554HT | DATACOM, FRAMER, PQFP144 |
| PES12-42S-N0024 | |
| PESD3V3V4UK,132 | 25 W, UNIDIRECTIONAL, 4 ELEMENT, SILICON, TVS DIODE |
| PF38F3050L0YUQ3A | SPECIALTY MEMORY CIRCUIT, PBGA88 |
| PFC04108.2UHKT | 1 ELEMENT, 8.2 uH, GENERAL PURPOSE INDUCTOR |
相关代理商/技术参数 |
参数描述 |
|---|---|
| PEF22554E-V2.1 | 制造商:Infineon Technologies AG 功能描述:DATACOM, FRAMER, PBGA160 |
| PEF22554EV2.1-G | 功能描述:网络控制器与处理器 IC T/E RoHS:否 制造商:Micrel 产品:Controller Area Network (CAN) 收发器数量: 数据速率: 电源电流（最大值）:595 mA 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:PBGA-400 封装:Tray |
| PEF22554EV21 | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
| PEF22554EV3.1 | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
| PEF22554EV3.1-G | 功能描述:网络控制器与处理器 IC T/E RoHS:否 制造商:Micrel 产品:Controller Area Network (CAN) 收发器数量: 数据速率: 电源电流（最大值）:595 mA 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:PBGA-400 封装:Tray |
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