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参数资料
| 型号： | PEF22554E |
| 厂商： | INFINEON TECHNOLOGIES AG |
| 元件分类： | 数字传输电路 |
| 英文描述： | DATACOM, FRAMER, PBGA160 |
| 封装： | GREEN, PLASTIC, QFP-144 |
| 文件页数： | 668/700页 |
| 文件大小： | 25742K |
| 代理商： | PEF22554E |
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QuadFALC
TM
PEF 22554 E
Pin Descriptions
Data Sheet
70
Rev. 1.2, 2006-01-26
P12
XL2.4
O (analog) –
Transmit Line 2, port 4
Analog output for the external transformer. Selected if
LIM1.DRS is cleared. After reset this pin is in high-
impedance state until bit FMR0.XC1 is set and XPM2.XLT is
cleared.
XDON4
O
–
Transmit Data Output Negative, port 4
This digital output for transmitted dual-rail
PCM(-) route signals can provide
Half bauded signals with 50% duty cycle (LIM0.XFB = 0
B)
or
Full bauded signals with 100% duty cycle (LIM0.XFB =
1
B)
The data is clocked on positive transitions of XCLK4 in both
cases. Output polarity is selected by bit LIM0.XDOS (after
reset: active low).
The dual-rail mode is selected if LIM1.DRS and FMR0.XC1
are set. After reset this pin is in high-impedance state until
register LIM1.DRS is set and XPM2.XLT cleared.
XFM4
O
–
Transmit Frame Marker, port 4
This digital output marks the first bit of every frame
transmitted on port XDOP. This function is only available in
the optical interface mode (LIM1.DRS = 1
B and FMR0.XC1 =
0
B). Data is clocked on positive transitions of XCLK4. After
reset this pin is in high-impedance state until register
LIM1.DRS is set and XPM2.XLT cleared.
In remote loop configuration the XFM4 marker is not valid.
Clock Signals
B4
MCLK
I
–
Master Clock
A reference clock of better than ±32 ppm accuracy in the
range of 1.02 to 20 MHz must be provided on this pin. The
QuadFALC
TM internally derives all necessary clocks from this
master
(see registers GCM(8:1)).
N6
SYNC
I
PU
Clock Synchronization of DCO-R
If a clock is detected on pin SYNC the
DCO-R circuitry of the OctalFALC
TM synchronizes to this
1.544/2.048 MHz clock (see LIM0.MAS, CMR1.DCS and
CMR2.DCF). Additionally, in master mode the OctalFALC
TM
is able to synchronize to an 8 kHz reference clock (IPC.SSYF
= 1
B). If not connected, an internal pullup transistor ensures
high input level.
Table 2
I/O Signals for P/PG-LBGA-160-1 (cont’d)
Ball No. Name
Pin Type
Buffer
Type
Function
相关PDF资料 |
PDF描述 |
|---|---|
| PEF22554HT | DATACOM, FRAMER, PQFP144 |
| PES12-42S-N0024 | |
| PESD3V3V4UK,132 | 25 W, UNIDIRECTIONAL, 4 ELEMENT, SILICON, TVS DIODE |
| PF38F3050L0YUQ3A | SPECIALTY MEMORY CIRCUIT, PBGA88 |
| PFC04108.2UHKT | 1 ELEMENT, 8.2 uH, GENERAL PURPOSE INDUCTOR |
相关代理商/技术参数 |
参数描述 |
|---|---|
| PEF22554E-V2.1 | 制造商:Infineon Technologies AG 功能描述:DATACOM, FRAMER, PBGA160 |
| PEF22554EV2.1-G | 功能描述:网络控制器与处理器 IC T/E RoHS:否 制造商:Micrel 产品:Controller Area Network (CAN) 收发器数量: 数据速率: 电源电流（最大值）:595 mA 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:PBGA-400 封装:Tray |
| PEF22554EV21 | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
| PEF22554EV3.1 | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
| PEF22554EV3.1-G | 功能描述:网络控制器与处理器 IC T/E RoHS:否 制造商:Micrel 产品:Controller Area Network (CAN) 收发器数量: 数据速率: 电源电流（最大值）:595 mA 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:PBGA-400 封装:Tray |
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