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参数资料
| 型号： | PEF22554E |
| 厂商： | INFINEON TECHNOLOGIES AG |
| 元件分类： | 数字传输电路 |
| 英文描述： | DATACOM, FRAMER, PBGA160 |
| 封装： | GREEN, PLASTIC, QFP-144 |
| 文件页数： | 342/700页 |
| 文件大小： | 25742K |
| 代理商： | PEF22554E |
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QuadFALCTM
PEF 22554 E
E1 Registers
Data Sheet
406
Rev. 1.2, 2006-01-26
Interrupt Status Register 4
All bits are reset when ISR4 is read. If bit GCR.VIS is set, interrupt statuses in ISR4 are flagged although they are
masked by register IMR4. However, these masked interrupt statuses neither generate a signal on INT (or INT1,
INT2), nor are visible in register GIS, see Chapter 3.4.4.
ISR4_E
Offset
Reset Value
Interrupt Status Register 4
xx6CH
00H
Field
Bits
Type
Description
XSP
7
rsc
Transmit Slip Positive
The frequency of the transmit clock is less than the frequency of the
transmit system interface working clock based on 2.048 MHz. A frame is
repeated. After a slip has performed writing of register XC1 is not
necessary.
XSN
6
rsc
Transmit Slip Negative
The frequency of the transmit clock is greater than the frequency of the
transmit system interface working clock based on 2.048 MHz. A frame is
skipped. After a slip has performed writing of register XC1 is not
necessary.
RME2
5
rsc
Receive Message End - HDLC Channel 2
One complete message of length less than 32 bytes, or the last part of a
frame at least 32 bytes long is stored in the receive FIFO2, including the
status byte.
The complete message length can be determined reading register RBC2,
the number of bytes currently stored in RFIFO2 is given by RBC2(6:0).
Additional information is available in register RSIS2.
0B
message receive in progress on HDLC channel 2.
1B
one complete message has been stored in RFIFO2.
RFS2
4
rsc
Receive Frame Start - HDLC Channel 2
This is an early receiver interrupt activated after the start of a valid frame
has been detected, i.e. after an address match (in operation modes
providing address recognition), or after the opening flag (transparent
mode 0) is detected, delayed by two bytes. After an RFS2 interrupt, the
contents of
RAL1
RSIS2 bits 3 to 1
Are valid and can be read by the external micro controller.
0B
no frame start has been detected on HDLC channel 2.
1B
a frame start has been detected on HDLC channel 2, RAL1 and
RSIS2(3:1) are valid.
相关PDF资料 |
PDF描述 |
|---|---|
| PEF22554HT | DATACOM, FRAMER, PQFP144 |
| PES12-42S-N0024 | |
| PESD3V3V4UK,132 | 25 W, UNIDIRECTIONAL, 4 ELEMENT, SILICON, TVS DIODE |
| PF38F3050L0YUQ3A | SPECIALTY MEMORY CIRCUIT, PBGA88 |
| PFC04108.2UHKT | 1 ELEMENT, 8.2 uH, GENERAL PURPOSE INDUCTOR |
相关代理商/技术参数 |
参数描述 |
|---|---|
| PEF22554E-V2.1 | 制造商:Infineon Technologies AG 功能描述:DATACOM, FRAMER, PBGA160 |
| PEF22554EV2.1-G | 功能描述:网络控制器与处理器 IC T/E RoHS:否 制造商:Micrel 产品:Controller Area Network (CAN) 收发器数量: 数据速率: 电源电流（最大值）:595 mA 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:PBGA-400 封装:Tray |
| PEF22554EV21 | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
| PEF22554EV3.1 | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
| PEF22554EV3.1-G | 功能描述:网络控制器与处理器 IC T/E RoHS:否 制造商:Micrel 产品:Controller Area Network (CAN) 收发器数量: 数据速率: 电源电流（最大值）:595 mA 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:PBGA-400 封装:Tray |
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