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参数资料
| 型号： | PEF22554E |
| 厂商： | INFINEON TECHNOLOGIES AG |
| 元件分类： | 数字传输电路 |
| 英文描述： | DATACOM, FRAMER, PBGA160 |
| 封装： | GREEN, PLASTIC, QFP-144 |
| 文件页数： | 460/700页 |
| 文件大小： | 25742K |
| 代理商： | PEF22554E |
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QuadFALCTM
PEF 22554 E
T1/J1 Registers
Data Sheet
512
Rev. 1.2, 2006-01-26
IRSP
3
rw
Internal Receive System Frame Sync Pulse
0B
The frame sync pulse for the receive system interface is sourced
by SYPR (if SYPR is applied). If SYPR is not applied, the frame
sync pulse is derived from RDO output signal internally free
running).
Note: The use of IRSP = 0B is recommended.
1B
The frame sync pulse for the receive system interface is internally
sourced by the DCO-R circuitry. This internally generated frame
sync signal can be output (active low) on multifunction ports RP(A
to D) (RPC(3:0) = 0001B).
Note: This is the only exception where the use of RFM and SYPR is
allowed at the same time. Because only one set of offset
registers (RC1/0) is available, programming is done by using
the SYPR calculation formula in the same way as for the
external SYPR pulse. Bit IRSC must be set for correct
operation.
IRSC
2
rw
Internal Receive System Clock
0B
The working clock for the receive system interface is sourced by
SCLKR of or in receive elastic buffer bypass mode from the
corresponding extracted receive clock RCLK.
1B
The working clock for the receive system interface is sourced
internally by DCO-R or in bypass mode by the extracted receive
clock. SCLKR is ignored.
IXSP
1
rw
Internal Transmit System Frame Sync Pulse
0B
The frame sync pulse for the transmit system interface is sourced
by SYPX.
1B
The frame sync pulse for the transmit system interface is internally
sourced by the DCO-R circuitry. Additionally, the external XMFS
signal defines the transmit multiframe begin. XMFS is enabled or
disabled by the multifunction port configuration. For correct
operation bits CMR2.IXSC/IRSC must be set. SYPX is ignored.
IXSC
0
rw
Internal Transmit System Clock
See also Figure 74.
0B
The working clock for the transmit system interface is sourced by
SCLKX.
1B
The working clock for the transmit system interface is sourced
internally by the working clock of the receive system interface.
SCLKX is ignored.
Field
Bits
Type
Description
相关PDF资料 |
PDF描述 |
|---|---|
| PEF22554HT | DATACOM, FRAMER, PQFP144 |
| PES12-42S-N0024 | |
| PESD3V3V4UK,132 | 25 W, UNIDIRECTIONAL, 4 ELEMENT, SILICON, TVS DIODE |
| PF38F3050L0YUQ3A | SPECIALTY MEMORY CIRCUIT, PBGA88 |
| PFC04108.2UHKT | 1 ELEMENT, 8.2 uH, GENERAL PURPOSE INDUCTOR |
相关代理商/技术参数 |
参数描述 |
|---|---|
| PEF22554E-V2.1 | 制造商:Infineon Technologies AG 功能描述:DATACOM, FRAMER, PBGA160 |
| PEF22554EV2.1-G | 功能描述:网络控制器与处理器 IC T/E RoHS:否 制造商:Micrel 产品:Controller Area Network (CAN) 收发器数量: 数据速率: 电源电流（最大值）:595 mA 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:PBGA-400 封装:Tray |
| PEF22554EV21 | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
| PEF22554EV3.1 | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
| PEF22554EV3.1-G | 功能描述:网络控制器与处理器 IC T/E RoHS:否 制造商:Micrel 产品:Controller Area Network (CAN) 收发器数量: 数据速率: 电源电流（最大值）:595 mA 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:PBGA-400 封装:Tray |
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