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参数资料
| 型号： | PEF22554E |
| 厂商： | INFINEON TECHNOLOGIES AG |
| 元件分类： | 数字传输电路 |
| 英文描述： | DATACOM, FRAMER, PBGA160 |
| 封装： | GREEN, PLASTIC, QFP-144 |
| 文件页数： | 575/700页 |
| 文件大小： | 25742K |
| 代理商： | PEF22554E |
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QuadFALCTM
PEF 22554 E
T1/J1 Registers
Data Sheet
616
Rev. 1.2, 2006-01-26
Interrupt Status Register 3
All bits are reset when ISR3 is read. If bit GCR.VIS is set, interrupt status bits in ISR3 are flagged although they
are masked by register IMR3. However, these masked interrupt statuses neither generate a signal on INT (or
INT1, INT2), nor are visible in register GIS. See Chapter 3.4.4.
ISR3_T
Offset
Reset Value
Interrupt Status Register 3
xx6BH
00H
Field
Bits
Type
Description
ES
7
r
Errored Second
This bit is set if at least one enabled interrupt source by ESM is set during
the time interval of one second. Interrupt sources of ESM register:
LFA = Loss of frame alignment detected
FER = Framing error received
CER = CRC error received
AIS = Alarm indication signal (blue alarm)
LOS = Loss-of-signal (red alarm)
CVE = Code violation detected
SLIP = Transmit slip or receive slip positive/negative detected
SEC
6
r
Second Timer
The internal one-second timer has expired. The timer is derived from
clock RCLK.
LLBSC
3
r
Line Loop-Back Status Change/PRBS Status Change
Depending on bit LCR1.EPRM the source of this interrupt status
changed:LCR1.EPRM = 0B: This bit is set, if the LLB activate signal or the
LLB deactivate signal is detected over a period of 33,16 ms with a bit error
rate less than 10-2. The LLBSC bit is also set, if the current detection
status is left, i.e., if the bit error rate exceeds 10-2.The actual detection
status can be read from the FRS1.LLBAD and FRS1.LLBDD,
respectively.
PRBS Status ChangeLCR1.EPRM = 1B: With any change of state of the
PRBS synchronizer this bit is set. The current status of the PRBS
synchronizer is indicated in FRS1.LLBAD.
RSN
1
r
Receive Slip Negative
The frequency of the receive route clock is greater than the frequency of
the receive system interface working clock based on 1.544 MHz. A frame
is skipped. It is set during alarm simulation. See Chapter 5.1.8
RSP
0
r
Receive Slip Positive
The frequency of the receive route clock is less than the frequency of the
receive system interface working clock based on 1.544 MHz. A frame is
repeated. It is set during alarm simulation. See Chapter 5.1.8.
相关PDF资料 |
PDF描述 |
|---|---|
| PEF22554HT | DATACOM, FRAMER, PQFP144 |
| PES12-42S-N0024 | |
| PESD3V3V4UK,132 | 25 W, UNIDIRECTIONAL, 4 ELEMENT, SILICON, TVS DIODE |
| PF38F3050L0YUQ3A | SPECIALTY MEMORY CIRCUIT, PBGA88 |
| PFC04108.2UHKT | 1 ELEMENT, 8.2 uH, GENERAL PURPOSE INDUCTOR |
相关代理商/技术参数 |
参数描述 |
|---|---|
| PEF22554E-V2.1 | 制造商:Infineon Technologies AG 功能描述:DATACOM, FRAMER, PBGA160 |
| PEF22554EV2.1-G | 功能描述:网络控制器与处理器 IC T/E RoHS:否 制造商:Micrel 产品:Controller Area Network (CAN) 收发器数量: 数据速率: 电源电流（最大值）:595 mA 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:PBGA-400 封装:Tray |
| PEF22554EV21 | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
| PEF22554EV3.1 | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
| PEF22554EV3.1-G | 功能描述:网络控制器与处理器 IC T/E RoHS:否 制造商:Micrel 产品:Controller Area Network (CAN) 收发器数量: 数据速率: 电源电流（最大值）:595 mA 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:PBGA-400 封装:Tray |
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