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参数资料
| 型号： | PEF22554E |
| 厂商： | INFINEON TECHNOLOGIES AG |
| 元件分类： | 数字传输电路 |
| 英文描述： | DATACOM, FRAMER, PBGA160 |
| 封装： | GREEN, PLASTIC, QFP-144 |
| 文件页数： | 380/700页 |
| 文件大小： | 25742K |
| 代理商： | PEF22554E |
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QuadFALCTM
PEF 22554 E
T1/J1 Registers
Data Sheet
440
Rev. 1.2, 2006-01-26
Command Register
CMDR_T
Offset
Reset Value
Command Register
xx02H
00H
Field
Bits
Type
Description
RMC
7
w
Receive Message Complete - HDLC Channel 1
Confirmation from external micro controller to QuadFALCTM that the
current frame or data block has been fetched following a RPF or RME
interrupt, thus the occupied space in the RFIFO can be released. If RMC
is given while RFIFO is already cleared, the next incoming data block is
cleared instantly, although interrupts are generated.
RRES
6
w
Receiver Reset
The receive line interface except the clock and data recovery unit (DPLL),
the receive framer, the one-second timer and the receive signaling
controller are reset. However the contents of the control registers is not
deleted.
A receiver reset should be made after switching from power down to
power up (GCR.PD 1 -> 0B).
XREP
5
w
Transmission Repeat - HDLC Channel 1
If XREP is set together with XTF (write 24H to CMDR), the QuadFALC
TM
repeatedly transmits the contents of the XFIFO (1 up to 64 bytes) without
HDLC framing fully transparently, i.e. without flag, CRC.
If XREP is set together with XME (write 22H to CMDR), the QuadFALC
TM
repeatedly transmits the contents of the XFIFO (1 up to 64 bytes)
including HDLC framing and calculated CRC.
The cyclic transmission is stopped with a SRES command or by resetting
XREP.
Note: During cyclic transmission the XREP-bit has to be set with every
write operation to CMDR.
XRES
4
w
Transmitter Reset
The transmit framer and transmit line interface excluding the system
clock generator and the pulse shaper are reset. However the contents of
the control registers is not deleted.
XHF
3
w
Transmit HDLC Frame - HDLC Channel 1
After having written up to 32 or 64 bytes to the XFIFO, this command
initiates the transmission of a HDLC frame.
XTF
2
w
Transmit Transparent Frame - HDLC Channel 1
Initiates the transmission of a transparent frame without HDLC framing.
相关PDF资料 |
PDF描述 |
|---|---|
| PEF22554HT | DATACOM, FRAMER, PQFP144 |
| PES12-42S-N0024 | |
| PESD3V3V4UK,132 | 25 W, UNIDIRECTIONAL, 4 ELEMENT, SILICON, TVS DIODE |
| PF38F3050L0YUQ3A | SPECIALTY MEMORY CIRCUIT, PBGA88 |
| PFC04108.2UHKT | 1 ELEMENT, 8.2 uH, GENERAL PURPOSE INDUCTOR |
相关代理商/技术参数 |
参数描述 |
|---|---|
| PEF22554E-V2.1 | 制造商:Infineon Technologies AG 功能描述:DATACOM, FRAMER, PBGA160 |
| PEF22554EV2.1-G | 功能描述:网络控制器与处理器 IC T/E RoHS:否 制造商:Micrel 产品:Controller Area Network (CAN) 收发器数量: 数据速率: 电源电流（最大值）:595 mA 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:PBGA-400 封装:Tray |
| PEF22554EV21 | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
| PEF22554EV3.1 | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
| PEF22554EV3.1-G | 功能描述:网络控制器与处理器 IC T/E RoHS:否 制造商:Micrel 产品:Controller Area Network (CAN) 收发器数量: 数据速率: 电源电流（最大值）:595 mA 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:PBGA-400 封装:Tray |
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