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参数资料
| 型号： | PEF22554E |
| 厂商： | INFINEON TECHNOLOGIES AG |
| 元件分类： | 数字传输电路 |
| 英文描述： | DATACOM, FRAMER, PBGA160 |
| 封装： | GREEN, PLASTIC, QFP-144 |
| 文件页数： | 15/700页 |
| 文件大小： | 25742K |
| 代理商： | PEF22554E |
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Data Sheet
111
Rev. 1.2, 2006-01-26
QuadFALC
TM
PEF 22554 E
Functional Description E1/T1/J1
The receive clock output RCLK of every channel can be switched between two sources, see multiplexer “D” in
If the DCO-R is the source of RCLK the following frequencies are possible: 1.544, 3.088, 6.176, and 12.352 in
T1/J1 mode and 2.048, 4.096, 8.192, and 16.384 MHz in E1 mode and in T1/J1 channel translation mode. If
GPC6.COMP_DIS = 1
B
controlling of the frequency is done by the register CMR4, bits RS(1:0), if
GPC6.COMP_DIS = 0
B controlling is done by the register CMR1, bits RS(1:0).
If the recovered clock out (of the clock and data recovery) is the source of RCLK (see multiplexer “D” in
Figure 24), only 2.048 MHz (1.544 MHz) is possible as output frequency.
3.6.6
Receive Line Interface
Each of the QuadFALC
TM receivers includes an integrated switchable resistor R
TERM = 300 .
Only for P/PG-LBGA-160-1 package it also includes an integrated analog switch, see Figure 28. In this case the
connectors RLAS2(1:4) must not be connected to VSSX. This allows the device to support 100
T1, 110 J1,
120
E1 and 75 E1 applications with a single bill of materials (so called “generic” modes).
The 300
is controlled by LIM2.MPAS. So a simple software controlling of both switches is possible, independent from one
another.
To enable switching of the separate analog switches of all four ports in general the register bits
GPC(3:6).ENMPAS must be all set to 1. This is an additional protection to avoid closing of the analog switches
if its connectors RLAS2(1:4) are connected to VSSX in fully QuadFALC
TM Version 3.1 hardware compatible
applications. Closing of the separate analog switches if its connectors RLAS2(1:4) are connected to VSSX
the device might get demaged.
It is also possible to control both switches by using a combination of both hardware and software using one (but
not more) of the receive Multi Function Ports as a Receive Line Termination (RLT) input.
Table 16
Clocking Modes of DCO-R
Mode
Internal LOS
Active
SYNC Input
System Clocks generated by DCO-R
Master
Independent
Fixed to
V
DD
DCO-R centered, if CMR2.DCF = 0. (CMR2.DCF should not be
set), see also CMR2_E
Master
Independent
2.048 MHz
(E1) or
1.544 MHz
(T1)
Synchronized to SYNC input (external 2.048 MHz or 1.544 MHz,
IPC.SSYF = 0), see also IPC_E
Master
Independent
8.0 kHz
Synchronized to SYNC input (external 8.0 kHz, IPC.SSYF = 1,
CMR2.DCF = 0)
Slave
No
Fixed to
V
DD
Synchronized to recovered line clock
Slave
No
2.048 MHz
(E1) or
1.544 MHz
(T1)
Synchronized to recovered line clock
Slave
Yes
Fixed to
V
DD
CMR1.DCS = 0: DCO-R is centered, if CMR2.DCF = 0.
(CMR2.DCF should not be set)
CMR1.DCS = 1: Synchronized on recovered line clock
Slave
Yes
2.048 MHz
CMR1.DCS = 0: Synchronized to SYNC input
(external 2.048 MHz or 1.544 MHz)
CMR1.DCS = 1: Synchronized on recovered line clock
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