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参数资料
| 型号： | PM7366 |
| 厂商： | PMC-SIERRA INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | FRAME ENGINE AND DATA LINK MANAGER |
| 中文描述： | 8 CHANNEL(S), 52M bps, SERIAL COMM CONTROLLER, PBGA256 |
| 封装： | BGA-256 |
| 文件页数： | 103/286页 |
| 文件大小： | 2243K |
| 代理商： | PM7366 |
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RELEASED
DATA SHEET
PM7366 FREEDM-8
ISSUE 4
PMC-1970930
FRAME ENGINE AND DATA LINK MANAGER
PROPRIETARY AND CONFIDENTIAL TO PMC-SIERRA,INC., AND FOR ITS CUSTOMERS’ INTERNAL USE
90
RLGA[0]:
The receive link group #0 active bit (RLGA[0]) monitors for transitions on the RD[3:0] and
RCLK[3:0] inputs. RLGA[0] is set high when each of RD[3:0] has been sampled low and
sampled high by rising edges of the corresponding RCLK[3:0] inputs, and is set low when this
register is read.
RLGA[1]:
The receive link group #1 active bit (RLGA[1]) monitors for transitions on the RD[7:4] and
RCLK[7:4] inputs. RLGA[1] is set high when each of RD[7:4] has been sampled low and
sampled high by rising edges of the corresponding RCLK[7:4] inputs, and is set low when this
register is read.
TLGA[0]:
The transmit link group #0 active bit (TLGA[0]) monitors for low to high transitions on the
TCLK[3:0] inputs. TLGA[0] is set high when rising edges have been observed on all the
signals on the TCLK[3:0] inputs, and is set low when this register is read.
TLGA[1]:
The transmit link group #1 active bit (TLGA[1]) monitors for low to high transitions on the
TCLK[7:4] inputs. TLGA[1] is set high when rising edges have been observed on all the
signals on the TCLK[7:4] inputs, and is set low when this register is read.
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| PM7367 | 制造商:PMC 制造商全称:PMC 功能描述:FRAME ENGINE AND DATA LINK MANAGER |
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