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参数资料
| 型号： | PM7366 |
| 厂商： | PMC-SIERRA INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | FRAME ENGINE AND DATA LINK MANAGER |
| 中文描述： | 8 CHANNEL(S), 52M bps, SERIAL COMM CONTROLLER, PBGA256 |
| 封装： | BGA-256 |
| 文件页数： | 126/286页 |
| 文件大小： | 2243K |
| 代理商： | PM7366 |
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RELEASED
DATA SHEET
PM7366 FREEDM-8
ISSUE 4
PMC-1970930
FRAME ENGINE AND DATA LINK MANAGER
PROPRIETARY AND CONFIDENTIAL TO PMC-SIERRA,INC., AND FOR ITS CUSTOMERS’ INTERNAL USE
113
Register 0x18C : RCAS Link #3 Configuration
Bit
Type
Function
Default
Bit 31 to
Bit 16
Unused
XXXXH
Bit 15
Unused
X
Bit 14
Unused
X
Bit 13
Unused
X
Bit 12
Unused
X
Bit 11
Unused
X
Bit 10
Unused
X
Bit 9
Unused
X
Bit 8
Unused
X
Bit 7
Unused
X
Bit 6
Unused
X
Bit 5
Unused
X
Bit 4
Unused
X
Bit 3
Unused
X
Bit 2
Unused
X
Bit 1
R/W
E1
0
Bit 0
R/W
CEN
0
This register set configures operational modes of receive link #3 (RD[3] / RCLK[3]).
Note
This register is not byte addressable. Writing to this register modifies all the bits in the register.
Byte selection using byte enable signals (CBEB[3:0]) are not implemented. However, when all
four byte enables are negated, no access is made to this register.
CEN:
The channelise enable bit (CEN) configures receive link #3 for channelised operation.
RCLK[3] is held quiescent during the T1 framing bit and the E1 framing bytes. The data bit on
RD[3] clocked in by the first rising edge of RCLK[3] after an extended quiescent period is
considered to be the most significant bit of time-slot 1. When CEN is set low, the
corresponding receive link is unchannelised. The E1 register bit is ignored. RCLK[3] is
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PDF描述 |
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参数描述 |
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| PM7366-BI | 制造商:PMC 制造商全称:PMC 功能描述:FRAME ENGINE AND DATA LINK MANAGER |
| PM7366-PI | 制造商:PMC-Sierra 功能描述: |
| PM7367 | 制造商:PMC 制造商全称:PMC 功能描述:FRAME ENGINE AND DATA LINK MANAGER |
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