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参数资料
| 型号： | PM7366 |
| 厂商： | PMC-SIERRA INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | FRAME ENGINE AND DATA LINK MANAGER |
| 中文描述： | 8 CHANNEL(S), 52M bps, SERIAL COMM CONTROLLER, PBGA256 |
| 封装： | BGA-256 |
| 文件页数： | 187/286页 |
| 文件大小： | 2243K |
| 代理商： | PM7366 |
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RELEASED
DATA SHEET
PM7366 FREEDM-8
ISSUE 4
PMC-1970930
FRAME ENGINE AND DATA LINK MANAGER
PROPRIETARY AND CONFIDENTIAL TO PMC-SIERRA,INC., AND FOR ITS CUSTOMERS’ INTERNAL USE
174
Register 0x384 : THDL Indirect Channel Data #1
Bit
Type
Function
Default
Bit 31 to
Bit 16
Unused
XXXXH
Bit 15
R/W
PROV
0
Bit 14
R/W
CRC[1]
0
Bit 13
R/W
CRC[0]
0
Bit 12
R/W
IDLE
0
Bit 11
R/W
DELIN
0
Bit 10
Unused
X
Bit 9
Unused
X
Bit 8
W
FPTR[8]
0
Bit 7
W
FPTR[7]
0
Bit 6
W
FPTR[6]
0
Bit 5
W
FPTR[5]
0
Bit 4
W
FPTR[4]
0
Bit 3
W
FPTR[3]
0
Bit 2
W
FPTR[2]
0
Bit 1
W
FPTR[1]
0
Bit 0
W
FPTR[0]
0
This register contains data read from the channel provision RAM after an indirect channel read
operation or data to be inserted into the channel provision RAM in an indirect channel write
operation.
Note
This register is not byte addressable. Writing to this register modifies all the bits in the register.
Byte selection using byte enable signals (CBEB[3:0]) are not implemented. However, when all
four byte enables are negated, no access is made to this register.
FPTR[8:0]:
The indirect FIFO block pointer (FPTR[8:0]) informs the partial packet buffer processor the
circular linked list of blocks to use for a FIFO for the channel. The FIFO pointer to be written
to the channel provision RAM, in an indirect write operation, must be set up in this register
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| PM7366-PI | 制造商:PMC-Sierra 功能描述: |
| PM7367 | 制造商:PMC 制造商全称:PMC 功能描述:FRAME ENGINE AND DATA LINK MANAGER |
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