- 您现在的位置：买卖IC网 > PDF目录378056 > PM7366 (PMC-SIERRA INC) FRAME ENGINE AND DATA LINK MANAGER PDF资料下载
参数资料
| 型号： | PM7366 |
| 厂商： | PMC-SIERRA INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | FRAME ENGINE AND DATA LINK MANAGER |
| 中文描述： | 8 CHANNEL(S), 52M bps, SERIAL COMM CONTROLLER, PBGA256 |
| 封装： | BGA-256 |
| 文件页数： | 67/286页 |
| 文件大小： | 2243K |
| 代理商： | PM7366 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页当前第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页第194页第195页第196页第197页第198页第199页第200页第201页第202页第203页第204页第205页第206页第207页第208页第209页第210页第211页第212页第213页第214页第215页第216页第217页第218页第219页第220页第221页第222页第223页第224页第225页第226页第227页第228页第229页第230页第231页第232页第233页第234页第235页第236页第237页第238页第239页第240页第241页第242页第243页第244页第245页第246页第247页第248页第249页第250页第251页第252页第253页第254页第255页第256页第257页第258页第259页第260页第261页第262页第263页第264页第265页第266页第267页第268页第269页第270页第271页第272页第273页第274页第275页第276页第277页第278页第279页第280页第281页第282页第283页第284页第285页第286页
RELEASED
DATA SHEET
PM7366 FREEDM-8
ISSUE 4
PMC-1970930
FRAME ENGINE AND DATA LINK MANAGER
9.5.4
PROPRIETARY AND CONFIDENTIAL TO PMC-SIERRA,INC., AND FOR ITS CUSTOMERS’ INTERNAL USE
54
CBI Bus Interface
The CBI bus interface provides access to the CBI address space of the FREEDM-8 blocks. The
CBI address space is set by the associated BAR in the PCI Configuration registers.
Write transfers to the CBI space always write all 32 bits provided that at least one byte enable is
asserted. A write command with all byte enables negated will be ignored. Read transfers always
return the 32 bits regardless of the status of the byte enables, as long as at least one byte enable
is asserted. A read command with all byte enables negated will be ignored.
9.5.5
Error / Bus Control
The Error/Bus Control block monitors signals from both the Target block and Master Block to
determine the direction of the PCI bus pads and to generate or check parity. After reset, the GPIC
sets all bi-directional PCI bus pads to inputs and monitors the bus for accesses. The Error/Bus
control unit remains in this state unless either the Master requests the PCI bus or the Target
responds to a PCI Master Access. The Error/Bus control unit decodes the state of each state
machine to determine the direction of each PCI bus signal.
All PCI bus devices are required to check and generate even parity across AD[31:0] and
C/BEB[3:0] signals. The GPIC generates parity on Master address and write data phases; the
target generates parity on read data phases. The GPIC is required to check parity on all PCI bus
phases even if it is not participating in the cycle. But, the GPIC will report parity errors only if the
GPIC is involved in the PCI cycle or if the GPIC detects an address parity error or data parity is
detected in a PCI special cycle. The GPIC updates the PCI Configuration Status register for all
detected error conditions.
9.6
Transmit DMA Controller
The Transmit DMA Controller block (TMAC) is a DMA controller which retrieves packet data from
host computer memory for transmission. The minimum packet data length is two bytes. The
TMAC communicates with the host computer bus through the master interface connected to PCI
Controller block (GPIC) which translates host bus specific signals from the host to the master
interface format. The TMAC uses the master interface whenever it wishes to initiate a host bus
read or write; in this case, the TMAC is the initiator and the host memory is the target.
The TMAC and the host exchange information using transmit descriptors (TDs). The descriptor
contains the size and location of buffers in host memory and the packet status information
associated with the data in each buffer. TDs are transferred from the TMAC to the host and vice
versa using descriptor reference queues. The TMAC maintains all the pointers for the operation
of the queues. The TMAC acquires buffers with data ready for transmission by reading TDRs
from a TDR ready queue. After a packet has been transmitted, the TMAC places the associated
TDR onto a TDR free queue.
To minimise host bus accesses, the TMAC maintains a descriptor reference table to store current
DMA information. This table contains separate DMA information entries for up to 128 transmit
相关PDF资料 |
PDF描述 |
|---|---|
| PM7366-BI | TVS BI-DIR 30V 1500W DO-201 |
| PM7366-PI | FRAME ENGINE AND DATA LINK MANAGER |
| PM7367-PI | DIODE 1N4002 RECTIFYING |
| PM7367 | 32 link, 32 Channel Data Link Manager with PCI Interface |
| PM7375 | ATM SAR and PHY Processor for PCI Bus |
相关代理商/技术参数 |
参数描述 |
|---|---|
| PM7366-BI | 制造商:PMC 制造商全称:PMC 功能描述:FRAME ENGINE AND DATA LINK MANAGER |
| PM7366-PI | 制造商:PMC-Sierra 功能描述: |
| PM7367 | 制造商:PMC 制造商全称:PMC 功能描述:FRAME ENGINE AND DATA LINK MANAGER |
发布紧急采购，3分钟左右您将得到回复。