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参数资料
| 型号： | PM7366 |
| 厂商： | PMC-SIERRA INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | FRAME ENGINE AND DATA LINK MANAGER |
| 中文描述： | 8 CHANNEL(S), 52M bps, SERIAL COMM CONTROLLER, PBGA256 |
| 封装： | BGA-256 |
| 文件页数： | 96/286页 |
| 文件大小： | 2243K |
| 代理商： | PM7366 |
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RELEASED
DATA SHEET
PM7366 FREEDM-8
ISSUE 4
PMC-1970930
FRAME ENGINE AND DATA LINK MANAGER
PROPRIETARY AND CONFIDENTIAL TO PMC-SIERRA,INC., AND FOR ITS CUSTOMERS’ INTERNAL USE
83
Register 0x008 : FREEDM-8 Master Interrupt Status
Bit
Type
Function
Default
Bit 31 to
Bit 16
Unused
XXXXH
Bit 15
R
TFUDRI
X
Bit 14
R
IOCI
X
Bit 13
R
TDFQEI
X
Bit 12
R
TDQRDYI
X
Bit 11
R
TDQFI
X
Bit 10
R
RPDRQEI
X
Bit 9
R
RPDFQEI
X
Bit 8
R
RPQRDYI
X
Bit 7
R
RPQLFI
X
Bit 6
R
RPQSFI
X
Bit 5
R
RFOVRI
X
Bit 4
R
RPFEI
X
Bit 3
R
RABRTI
X
Bit 2
R
RFCSEI
X
Bit 1
R
PERRI
X
Bit 0
R
SERRI
X
This register reports the interrupt status for various events detected or initiated by the FREEDM.
Reading this registers acknowledges and clears the interrupts.
Note
This register is not byte addressable. Reading this register clears all the interrupt bits in the
register. Byte selection using byte enable signals (CBEB[3:0]) are not implemented. However,
when all four byte enables are negated, no access is made to this register.
SERRI:
The system error interrupt status bit (SERRI) reports PCI system error interrupts to the PCI
host. SERRI is set high upon detection of any address parity error, data parity error on
Special Cycle commands, reception of a master abort or detection of a target abort event.
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PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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| PM7366-BI | 制造商:PMC 制造商全称:PMC 功能描述:FRAME ENGINE AND DATA LINK MANAGER |
| PM7366-PI | 制造商:PMC-Sierra 功能描述: |
| PM7367 | 制造商:PMC 制造商全称:PMC 功能描述:FRAME ENGINE AND DATA LINK MANAGER |
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