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参数资料
| 型号： | PM7366 |
| 厂商： | PMC-SIERRA INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | FRAME ENGINE AND DATA LINK MANAGER |
| 中文描述： | 8 CHANNEL(S), 52M bps, SERIAL COMM CONTROLLER, PBGA256 |
| 封装： | BGA-256 |
| 文件页数： | 92/286页 |
| 文件大小： | 2243K |
| 代理商： | PM7366 |
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RELEASED
DATA SHEET
PM7366 FREEDM-8
ISSUE 4
PMC-1970930
FRAME ENGINE AND DATA LINK MANAGER
PROPRIETARY AND CONFIDENTIAL TO PMC-SIERRA,INC., AND FOR ITS CUSTOMERS’ INTERNAL USE
79
Register 0x004 : FREEDM-8 Master Interrupt Enable
Bit
Type
Function
Default
Bit 31 to
Bit 16
Unused
XXXXH
Bit 15
R/W
TFUDRE
0
Bit 14
R/W
IOCE
0
Bit 13
R/W
TDFQEE
0
Bit 12
R/W
TDQRDYE
0
Bit 11
R/W
TDQFE
0
Bit 10
R/W
RPDRQEE
0
Bit 9
R/W
RPDFQEE
0
Bit 8
R/W
RPQRDYE
0
Bit 7
R/W
RPQLFE
0
Bit 6
R/W
RPQSFE
0
Bit 5
R/W
RFOVRE
0
Bit 4
R/W
RPFEE
0
Bit 3
R/W
RABRTE
0
Bit 2
R/W
RFCSEE
0
Bit 1
R/W
PERRE
0
Bit 0
R/W
SERRE
0
This register provides interrupt enables for various events detected or initiated by the FREEDM.
Note
This register is not byte addressable. Writing to this register modifies all the bits in the register.
Byte selection using byte enable signals (CBEB[3:0]) are not implemented. However, when all
four byte enables are negated, no access is made to this register.
SERRE:
The system error interrupt enable bit (SERRE) enables PCI system error interrupts to the PCI
host. When SERRE is set high, any address parity error, data parity error on Special Cycle
commands, reception of a master abort or detection of a target abort will cause an interrupt to
be generated on the PCIINTB output. Interrupts are masked when SERRE is set low.
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PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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| PM7366-BI | 制造商:PMC 制造商全称:PMC 功能描述:FRAME ENGINE AND DATA LINK MANAGER |
| PM7366-PI | 制造商:PMC-Sierra 功能描述: |
| PM7367 | 制造商:PMC 制造商全称:PMC 功能描述:FRAME ENGINE AND DATA LINK MANAGER |
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