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参数资料
| 型号： | RTPXA270C0C312 |
| 厂商： | INTEL CORP |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 312 MHz, RISC PROCESSOR, PBGA356 |
| 封装： | 13 X 13 MM, 1 MM HEIGHT, 0.50 MM PITCH, LEAD FREE, VFBGA-356 |
| 文件页数： | 105/128页 |
| 文件大小： | 1560K |
| 代理商： | RTPXA270C0C312 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页当前第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页
6-14
Electrical, Mechanical, and Thermal Specification
Intel PXA270 Processor
AC Timing Specifications
tsdSDIS
MD<31:0> read
data input setup
time from
SDCLK<2:1> rise
TBD
——
0.5
——
0.5
——
ns
—
tsdSDIH
MD<31:0> read
data input hold
time from
SDCLK<2:1> rise
TBD
——
1.8
——
1.8
——
ns
—
NOTES:
1. SDCLK for SDRAM slowest period is accomplished by divide-by-2 of the 26-MHz CLK_MEM. The fastest possible SDCLK is
accomplished by configuring CLK_MEM at 104 MHz and not setting MDREFR[KxDB2].
2. SDCLK1 and SDCLK2 frequencies are configured to be CLK_MEM frequency divided by 1 or 2, depending on the bit fields
MDREFR[K1DB2] and MDREFR[K2DB2] settings.
3. These numbers are for VCC_MEM = 1.8 V +20% / –5%, VOL = 0.4 V, and VOH = 1.4 V, with each applicable 4-bit field of the
system memory buffer strength registers (BSCNTRP and BSCNTRN) set to TBD (msb:lsb) and each applicable SDCLK<2:1>
divide-by-2 and divide-by-4 register bits MDREFR[KxDB2] clear.
4. These numbers are for VCC_MEM = 2.5 V +/– 10%, VOL = 0.4 V, and VOH = 2.1 V, with each applicable 4-bit field of the system
memory buffer strength registers (BSCNTRP and BSCNTRN) set to 0b1010 (msb:lsb) and each applicable SDCLK<2:1> divide-
by-2 and divide-by-4 register bit MDREFR[KxDB2] clear.
5. These numbers are for VCC_MEM = 3.3 V +/– 10%, VOL = 0.4 V, and VOH = 2.4 V, with each applicable 4-bit field of the system
memory buffer strength registers (BSCNTRP and BSCNTRN) set to 0b1010 (msb:lsb) and each applicable SDCLK<2:1> divide-
by-2 and divide-by-4 register bit MDREFR[KxDB2] clear.
6. Refer to the “Memory Controller” chapter in the Intel PXA27x Processor Family Developer’s Manual for register configuration.
Table 6-15. SDRAM Interface AC Specifications (Sheet 2 of 2)
Symbols
Parameters
VCC_MEM =
1.8V +20% / –5%3
VCC_MEM =
2.5V +/- 10%4
VCC_MEM =
3.3V +/- 10%5
Units
Not
es
MIN
TYP
MAX
MIN
TYP
MAX
MIN
TYP
MAX
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