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参数资料
| 型号： | RTPXA270C0C312 |
| 厂商： | INTEL CORP |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 312 MHz, RISC PROCESSOR, PBGA356 |
| 封装： | 13 X 13 MM, 1 MM HEIGHT, 0.50 MM PITCH, LEAD FREE, VFBGA-356 |
| 文件页数： | 4/128页 |
| 文件大小： | 1560K |
| 代理商： | RTPXA270C0C312 |
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Electrical, Mechanical, and Thermal Specification
6-37
Intel PXA270 Processor
AC Timing Specifications
6.4.6.1
Variable Latency I/O Read Timing
Figure 6-24 shows the timing for 32-bit variable-latency I/O (VLIO) memory reads. Table 6-20
lists the timing parameters used in these diagrams.
Table 6-20. VLIO Timing
Symbols
Parameters
MIN
TYP
MAX2
Units1
Notes
tvlioAS
Address setup to nCS asserted
1
—
1
clk_mem
—
tvlioAH
Address hold from nPWE/nOE de-
asserted
2
MSCx[RDN]
30
clk_mem
—
tvlioASRW0
Address setup to nPWE/nOE
asserted (1st access)
3
—
3
clk_mem
—
tvlioASRWn
Address setup to nPWE/nOE
asserted (next access(es))
2
MSCx[RDN]
30
clk_mem
—
tvlioCES
nCS setup to nPWE/nOE asserted
2
—
2
clk_mem
—
tvlioCEH
nCS hold from nPWE/nOE de-
asserted
1
—
1
clk_mem
—
tvlioDSWH
MD/DQM setup (minimum) to nPWE
de-asserted
5
MSCx[RDF]+2
32
clk_mem
—
tvlioDH
MD/DQM hold from nPWE de-
asserted
1
—
1
clk_mem
—
tvlioDSOH
MD setup to address changing
1.5
—
clk_mem
—
tvlioDOH
MD hold from address changing
0
—
ns
—
tvlioRDYH
RDY hold from nPWE/nOE de-
asserted
0
—
ns
—
tvlioRWA
nPWE/nOE assert period between
writes
4
MSC[RDF]+1 +
Waits
31 +
Waits
clk_mem
—
tvlioRWD
nPWE/nOE de-asserted period
between writes
4
MSCx[RDN*2]
60
clk_mem
3
tvlioCD
nCS de-asserted after a read/write to
next nCS or nSDCS asserted
(minimum)
1
MSCx[RRR]*2 +
1
15
clk_mem
—
NOTES:
1. Numbers shown as integer multiples of the CLK_MEM period are ideal. Actual numbers vary with pin-to-pin differences in
loading and transition direction (rise or fall).
2. Maximum values reflect the register dynamic ranges.
3. Depending on the programmed value of MSC[RDN] and the clk_mem speed, this can be a significant amount of time.
Processor does not drive the data bus during this time between transfers. If the VLIO does not drive the data bus during this
time between transfers, the data bus is not driven for this period of time. If MSC[RDN] is programmed to 60 (which equals 60
CLK_MEM cycles), then the data bus could potentially not be driven for 30*2 = 60 CLK_MEM cycles.
相关PDF资料 |
PDF描述 |
|---|---|
| RCPXA270C0C520 | 520 MHz, MICROPROCESSOR, PBGA356 |
| RV5C387A-F | 0 TIMER(S), REAL TIME CLOCK, PDSO10 |
| RX-4571LC | REAL TIME CLOCK, PDSO12 |
| RX-4571SA | REAL TIME CLOCK, PDSO14 |
| RX-4571SA | 0 TIMER(S), REAL TIME CLOCK, PDSO14 |
相关代理商/技术参数 |
参数描述 |
|---|---|
| RTPXA270C0C416 | 制造商:Intel 功能描述:MPU PXA270 416MHz 3V/3.3V 356-Pin VFBGA |
| RTPXA270C0C624 | 制造商:Intel 功能描述:MPU PXA270 624MHz 3V/3.3V 356-Pin VFBGA |
| RTPXA270C5C208 S L977 | 制造商:Marvell 功能描述:Marvell RTPXA270C5C208 S L977 Microprocessors |
| RTPXA270C5C312 | 功能描述:IC MPU 32BIT 312MHZ 356-PBGA RoHS:是 类别:集成电路 (IC) >> 嵌入式 - 微处理器 系列:- 标准包装:1 系列:MPC85xx 处理器类型:32-位 MPC85xx PowerQUICC III 特点:- 速度:1.2GHz 电压:1.1V 安装类型:表面贴装 封装/外壳:783-BBGA，FCBGA 供应商设备封装:783-FCPBGA（29x29） 包装:托盘 |
| RTPXA270C5C312 868403 | 制造商:Marvell 功能描述: |
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