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参数资料
| 型号： | RTPXA270C0C312 |
| 厂商： | INTEL CORP |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 312 MHz, RISC PROCESSOR, PBGA356 |
| 封装： | 13 X 13 MM, 1 MM HEIGHT, 0.50 MM PITCH, LEAD FREE, VFBGA-356 |
| 文件页数： | 94/128页 |
| 文件大小： | 1560K |
| 代理商： | RTPXA270C0C312 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页当前第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页
6-4
Electrical, Mechanical, and Thermal Specification
Intel PXA270 Processor
AC Timing Specifications
6.2.2
Hardware Reset Timing
The timing sequences shown in Figure 6-3 for hardware reset and the specifications in Table 6-3
and Table 6-4 assume stable power supplies at the assertion of nRESET. Follow the timings
indicated in Section 6.2.1 if the power supplies are unstable.
tsysramp
Power-on Ramp Rate for all external high
-voltage power domains
—
10
12
mV/uS
tpwrramp
Power-on Ramp Rate for all external low
-voltage power domains (including
dynamic voltage changes on
VCC_CORE)
—
10
12
mV/uS
NOTES:
1. If the OSCC[CRI] =1 then the delay from nRESET de-assertion to SYS_EN assertion is 3000mS
NOTE: This long delay is attributed to the fact that when the CRI bit is read as 1, (which indicates that the
CLK_REQ pin was floated during a hardware or power-on reset) the processor oscillator is supplied
externally. This then forces the system to wait for the 32 kHz oscillator and the 13 MHz oscillator to
stabilize.
Table 6-2. Power-On Timing Specifications (Sheet 2 of 2)(OSCC[CRI] = 0)
Symbol
Description
Min
Typical
Max
Units
Figure 6-3. Hardware Reset Timing
Table 6-3. Hardware Reset Timing Specifications (OSCC[CRI] = 0)
Symbol
Description
Min
Typical
Max
Units
t6
Delay between nRESET asserted and
nRESET_OUT asserted
—
< 100 ns
10
ms
t7
Assertion time of nRESET
6
—
ms
t8
Delay between nRESET de-asserted and
nRESET_OUT de-asserted
256
—
265
ms
nRESET
nRESET_OUT
t7
NOTE: nBATT_FAULT and nVDD_FAULT must be deasserted during the reset sequence.
t6
t8
相关PDF资料 |
PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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