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参数资料
| 型号： | RTPXA270C0C312 |
| 厂商： | INTEL CORP |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 312 MHz, RISC PROCESSOR, PBGA356 |
| 封装： | 13 X 13 MM, 1 MM HEIGHT, 0.50 MM PITCH, LEAD FREE, VFBGA-356 |
| 文件页数： | 93/128页 |
| 文件大小： | 1560K |
| 代理商： | RTPXA270C0C312 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页当前第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页
Electrical, Mechanical, and Thermal Specification
6-3
Intel PXA270 Processor
AC Timing Specifications
5. The processor asserts the PWR_EN signal to enable the power supplies VCC_CORE,
VCC_SRAM, and VCC_PLL. These supplies can turn on in any order but must all be
established within 125 milliseconds of the assertion of PWR_EN.
6. The external power-control subsystem de-asserts nVDD_FAULT to signal that all system
power supplies have been properly established.
7. The processor de-asserts nRESET_OUT and enters run mode, executing code from the reset
vector.
Note: nBATT_FAULT must be high before nRESET is de-asserted. Otherwise, the processor will not
begin the power-on sequencing event. nVDD_FAULT is sampled only when the SYS_DEL and
PWR_DEL timers have expired. Refer to the Intel PXA27x Processor Family Developer’s
Manual, “Initial Power On” and “Deep-Sleep Exit States” for a state diagram.
Figure 6-2. Power On Reset Timing
Table 6-2. Power-On Timing Specifications (Sheet 1 of 2)(OSCC[CRI] = 0)
Symbol
Description
Min
Typical
Max
Units
t1
Delay from VCC_BATT assertion to
nRESET de-assertion
10
—
ms
t2
Delay from nRESET de-assertion to
SYS_EN assertion
—
101
—
ms
t3
Delay from SYS_EN assertion to
PWR_EN assertion
—
125
—
ms
t4
Power supply stabilization time (time to
the deassertion of nVDD_FAULT after the
assertion of PWR_EN)
—
120
ms
t5
Delay from the assertion of PWR_EN to
the de-assertion of nRESET_OUT
—
125
—
ms
tbramp
VCC_BATT power-on Ramp Rate
—
10
12
mV/uS
VCC_USB, VCC_IO, VCC_MEM,
VCC_BB, VCC_LCD, VCC_USIM
VCC_CORE, VCC_SRAM,
VCC_PLL
nBATT_FAULT
nRESET
SYS_EN
PWR_EN
nVDD_FAULT
VCC_BATT
nRESET_OUT
t1
t3
t5
t2
t4
tsysramp
tbramp
tpwrramp
相关PDF资料 |
PDF描述 |
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| RX-4571SA | REAL TIME CLOCK, PDSO14 |
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参数描述 |
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